JPS5915875A - 自動テスト装置に於けるインタ−フエ−ス回路の歪補正 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子回路に関するものであって、更に詳細には
、自動テストシステム内の一群のインターフェース回路
を互いに歪補正する方法に関するものである。

集積回路をテストする為の自動テスト装置に於いては、
複数個のビンエレクトロニクスインターフェース回路が
テスト中の電子デバイスのビン又はノードへ接続される
。これらのビンを介して、テスト中のデバイスに対し励
起信号を供給し、そのテスト中のデバイスからの出力信
号を検知すると共に測定を行なう。通常、この様な励起
信号はテスト中のデバイスのビンに並列パターンとして
印加すべき論理状態、アナログ電圧又は電流を表わして
おり、テストの結果骨られる出力信号を並列的に検査す
る。

これらのインターフェース回路は、テストシステムを制
御するコンピュータとテスト中のデバイスの個々のビン
との間に於けるインターフェースとして機能する。これ
らのインターフェース回路は、テストシステム内のその
他の回路から基準電圧及びデジタルデータを受取り、ド
ライバを介してこれらの電圧又はデータをテストシステ
ムコンピュータ内にストアされているプログラムの制御
下にあるテスト中のデバイスの所望のビンヘスイッチさ
せる。それに対応して、インターフェース回路はテスト
中のデバイスから基準電圧又はデータを受取り、それを
テストシステムコンピュータのプログラム内にストアさ
れている適切な応答と受取られた信号とを比較する為に
比較回路へ供給する。この様にして、半導体メモリやマ
イクロプロセサ等の様な個々の電子コンポーネントが個
別的にテストされ、その様なデバイスの端末ユーザによ
って要求される所望のスタンダ・−ドや明細を満足する
ものであることを確保する。

この様な自動テスト装置を操作する上で発生する問題点
の１つは、この様なインターフェース回路及び接続回路
を介してテスト中のデバイスへの及びテスト中のデバイ
スからの信号の伝播に於ける時間遅れの差異が励起信号
及びモニタされる応答の両方に於いて時間歪を発生する
ことである。

この様な時間歪は、所望の励起信号をテスト中のデバイ
スの入力ビンへ同時的な並列パターンとして印加させる
ことを一層困難とし、且つテスト中のデバイスが正確な
出力信号を供給しているものか否かという事を決定する
ことを困難たらしめる。

励起信号及びモニタされる条件の両方の時間歪３− を決定する従来の１技術は、各々のピンエレクトロニク
スインターフェース回路をスタンダードな即ち基準イン
ターフェース回路へ接続させ、これらの回路間の相対的
な歪を測定することである。

この様な構成は、同軸リレーマルチプレクサを使用する
タケダ理研自動テストシステムに於いてとられている。

このシステムに於いては、原理的には、１：４リレーマ
ルチプレクサを使用しており、且つ４個のインターフェ
ース回路を各マルチプレクサに接続させている。４個の
この様なマルチプレクサからの出力信号を別の１＝４マ
ルチプレクサへ入力として供給させている。結局は、１
個の１＝４マルチプレクサのみが必要であり、それは基
準インターフェース回路へ接続されている。この様にし
て、マルチプレクサのバンクを適宜制御することによっ
て、任意のインターフェース回路を基準回路へ接続させ
ることが可能であり、且つその回路の歪を決定すること
が可能である。しかしながら、この技術は幾つかの欠点
を有している。

第１にこの技術に於いては比較的高価な同軸マル４− チブレクサを多数必要としている。この様な多数のマル
チプレクサを使用することにより信頼性が低下し、且つ
テスト装置の物理的寸法が増大する。

一層高法の多重レベルとすることにより、例えば１：８
とすることによりマルチプレクサの数を減少させること
が可能ではあるが、そうすることによりシステムの容量
負荷が増大され動作速度が遅くなる。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消することを目的とする。

本発明は、各インターフェース回路の他のインターフェ
ース回路に対する歪特性を測定し、次いで検知した歪を
補正する方法を提供する。本発明は、テストシステム内
に従来設けられているものに対し何等付加的な装置を必
要とするものではなく、且つ１個の大型の同軸マルチプ
レクサ及び幾つかの基準インターフェース回路を設ける
必要性を取除いている。本発明は、各々がドライバとコ
ンパレータと対応する調節可能な遅延手段とを有する２
ｍのインターフェース回路を互いに歪補正する方法であ
って、（１）第１ドライバと第１コンパレータとの間の
径路、（２）前記第１ドライバと第２コンパレータとの
間の径路。

（３）第２ドライバと前記第１コンパレータとの間の径
路、（４）前記第２ドライバと第２コンパレータとの間
の径路の各径路に於ける伝播遅れを測定し、次式に基づ
いて相対的ドライバ歪及び相対的コンパレータ歪を算出
し、・ （３−２）　　　十　　、（４−１） 相対的ドライバ歪　− （４−１）　　−（３−２＞ 相対的コンパレータ歪　＝−−一 次いで、前記算出された歪を補正する為に前記ドライバ
及びコンパレータの各々に対する前記遅延手段をｉｉ！
！節することを特徴とするものである。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第１図は、マーカー発生器１
５及びそれと関連付けられている一対のインターフェー
ス回路を示した簡略化したブロック線図である。各イン
ターフェース回路は、ドライバ１８とコンパレータ２０
とその他のコンポーネントとを有している。マーカー発
生器１５は配線１７を介してタイミング信号を供給し、
配線１７は２個のドライバ１８ａ及び１８ｂへファンア
ウトしている。ファンアウト装置２２の出力は何らかの
歪を有しており、即ち配線２３ａを介してドライバ１へ
供給される出力信号は配線２３ｂを介してドライバ２へ
供給される出力信号のタイミングと必ずしも整合してい
ない。ドライバの出力側に於いては遅れｄｌ及びｄｌが
存在している。多くの自動テストシステムに於いては、
これらの遅れは公知の装置を使用してプログラム可能即
ち調節可能である。ドライバの前後に於いて遅れ差が存
在する場合もあるが、本発明に於ける目的の為にはどの
様な原因によって遅れが発生するかという事は重要では
ないので、第１図に於いてはこの様な遅れをドライバ１
８の出力側にのみ示しである。遅れ要素ｄ、及びｄｌは
調節可能であ７− リ、マーカー発生器１５−ｆＪｌら伝播されてくる信号
の時間遅れを調節してこれらの信号がノードｎ１及びｎ
２へ同時的に到達する様に調節することが可能である。

ノードｎ１及びｎ２の間に存在する遅れｄＣは、一方の
ノードから他方のノードへ信号が伝達される場合に本質
的に存在する遅れを表わしている。ノードｎ＋及びｎ２
と夫々のコンパレータ２０との間には付加的な遅れＣＩ
及びＣ２が存在している。

第１図に図示したシステムを較正する場合には、所望の
信号、例えばパルスの立上がり端又は立下がり端をマー
カー発生器１５によって供給する。

次いで、４個のタイミング測定を行なう。これらの４個
のタイミング測定とは、（１）ドライバ１からコンパレ
ータ１への伝達に於いて固有に存在　・する時間遅れと
、（２）ドライバ１から遅れ要素ｄＣを介してコンパレ
ータ２へ伝達する場合に固有的に存在する時間遅れと、
（３）遅れ要素ｄＣを介してドライバ２とコンパレータ
１との間の時間遅れと、（４）ドライバ２とコンパレー
タ２と８− の間の時間遅れを測定することを意味する。

これらの測定した時間遅れを使用して以下の如き計算を
行なう。尚、ｔｌ及びｔｚは各ドライバと遅れ要素ｄ１
又はｄｌとの間の伝播時間である。

ηｕ　＝　ｉ＋　＋　ｄ＋　十〇＋ η１２　＝　ｄｃ　＋　ｔｌ　＋　ｄ＋　＋０２ηη−
ｔ２＋６２　＋　０２ η２１＝　ｄｃ　＋　ｔｚ　＋ｄ２＋（１＋η２１−η
＋２＝（ｔ２＋ｄ２）−（ｔｌ　＋ｄ＋　）＋ｃＩ−０
２ηη−η＋＋　＝　（ｊｚ　＋　ｄｌ）　−（ｊ＋　
＋　ｄ＋　）　＋　０２−　Ｃ＋即ち、 （η２１−η１２　）　＋（η２２−ηｎ　）ドライバ
歪　−□□− ＝　　（ｔｚ＋ｄ２）−（ｔ＋＋ｄ＋）（ηη−ηｕ　
）　−（η２１−η１２）コンパレータ歪　＝□□ ＝　　（０２−Ｃ＋　） 従って、上式の内で最後の２つの式は相対的ドライバ歪
及び相対的コンパレータ歪を定義する式である。テスト
ヘッド自身の上において遅れ要素を調節することが可能
なものであるから、各ドライバ及びコンパレータに関連
している、即ち接続されている遅れ要素を調節すること
によってドライバ及びコンパレータのタイミングを互い
に正確に較正することが可能である。

第２図は、第１図に関し説明した技術を拡張して３個以
上の回路からなる場合にも歪補正を行なうことが可能で
あるということを例示したブロック線図である。第２図
に示した如く、４個のインターフェース回路の各々へ個
別的にマーカー人力を供給し、その結果得られる時間遅
れを決定する。

第２図に示した構成は双方向性同軸リングバスを使用し
ているが、この場合にリング構成が特定的なものである
ということは重要ではな（、その他の構成のものも同様
に使用可能であり、例えばスター配列やスタークラスタ
ー等を使用することも可能である。第１図に関し説明し
た場合と同一の方法で、各インターフェース回路はそれ
自身のコンパレータに関する信号のタイミングを測定す
る能力を有している。しかしながら、このシステム全体
に於ける機能は、４個以上のインターフェース回路の組
合せ回路に於ける歪を測定し歪補正を行なうことである
。

第３図は、第２図に示したリングバス構造を構成する為
に４個のインターフェース回路を相互接続した場合を詳
細に示している。第３図に示した構成は、インターフェ
ース回路３０，３１．３２゜３３を有している。図示し
た如く、各基準ドライバが論理ゲート３５を介してマー
カー発生器３７へ接続されている。システムドライバも
マーカー発生器へ接続されているが、これらは必ずしも
同一のものとすることは必要ではない。各インターフェ
ース回路は一群の要素を有している。例えば、インター
フェース回路３１はシステムドライバ４１ｂと、基準ド
ライバ４２ｂと、マルチプレクサ４３ｂとを有している
。テスト中の装置（ＤＬＪＴ）のコンパレータ側にはマ
ルチプレクサ４４ｂと共１１− にシステムコンパレータ４５ｂと、基準コンパレータ４
６ｂと、マルチプレクサ４７ｂとが設けられている。動
作につき説明すると、図示した如く、テスト中のデバイ
スがマルチプレクサ４３ｂと４４ｂとの間に接続されて
いる。インターフェース回路の各々に対するマルチプレ
クサ４３と４４との間に図示したスイッチは、基準ドラ
イバ、システムドライバ、基準コンパレータ又はシステ
ムコンパレータを適宜テスト中のデバイスへ接続させる
ことを可能としている。

第１図及び第２図に関し説明したのと同一の方法によっ
て、第３図に示したインターフェース回路のドライバ及
びコンパレータを相互接続させてそれらの相対的歪を決
定する。次いで、第１図に関し説明したのと同一の技術
を使用して相対的ドライバタイミング歪及び相対的コン
パレータタイミング歪とを測定し、種々の遅延要素を適
宜Ｋ１節することによってこれらの測定した歪を補正す
る。

ドライバの歪はコンパレータの歪と独立的に決定すると
共に補正することが可能であり、又その逆１２− も真である。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は成るインターフェース回路の歪を他のインター
フェース回路の歪に関して測定する状態を例示した模式
的ブロック線図、第２図は４個のインターフェース回路
の歪を夫々互いに測定する状態を示した模式的ブロック
線図、第３図は第２図に示した装置の詳細なブロック線
図、である。 （符号の説明） １５：　マーカー発生器 １８：　ドライバ ２０：　コンパレータ ２２：　ファンアウト装置 ｃ、ｄ　：　　遅延要素 ｎ：　ノード 特許出願人　　　フェアチアイルド　カメラアンド　イ
ンストルメント コーホし／−ション 手続補正書 昭和５８年　７月１９日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５８年　特　許　願　第　９
０１１１　　号３、補正をする者 事件との関係　　　特許出願人 コーポレーション ４、代理人 ゛５．補正命令の日付　　　自　　発 ８、補正の内容　　　　　別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、各々がドライバとコンパレータと調節可能な遅延手
   段とを有するインターフェース回路であって第１のイン
   ターフェース回路を第２のインターフェース回路に関し
   て歪補正する方法に於いて、（１）第１ドライバから第
   １コンパレータへの径路と（２）前記第１ドライバから
   第２コンパレータへの径路と（３）第２ドライバから前
   記第１コンパレータへの径路と（４）前記第２ドライバ
   から前記第２コンパレータへの径路の各々の径路に於け
   る伝播遅れを測定し、相対的ドライバ伝播遅れと相対的
   コンパレータ伝播遅れとを算出し、前記算出した伝播遅
   れを補正する為に前記調節可能な遅延手段を調節するこ
   とを特徴とする方法。 ２、上記第１項に於いて、前記調節を行なう工程に於い
   て、前記調節可能な遅延手段の伝播遅れを変化させるこ
   とをＪ８徴とする方法。 ３、上記第２項に於いて、前記測定を行なう工程に於い
   て、前記第１ドライバと第２ドライバの各々へマーカー
   信号を供給することを特徴とする方法。 ４、上記第３項に於いて、前記測定を行なう工程に於い
   て、更に、前記マーカー信号が前記第１ドライバ及び第
   ２ドライバの各々へ到達するのに必要な伝播遅れを決定
   する事を特徴とする方法。 ５、上記第４項に於いて、前記第１インターフェース回
   路及び第２インターフェース回路の各々が基準コンパレ
   ータと基準ドライバの両方を有することを特徴とする方
   法。