JPS59146220A - スイツチマトリクス回路 - Google Patents
スイツチマトリクス回路Info
- Publication number
- JPS59146220A JPS59146220A JP2000483A JP2000483A JPS59146220A JP S59146220 A JPS59146220 A JP S59146220A JP 2000483 A JP2000483 A JP 2000483A JP 2000483 A JP2000483 A JP 2000483A JP S59146220 A JPS59146220 A JP S59146220A
- Authority
- JP
- Japan
- Prior art keywords
- level
- switch
- output
- resistor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイコンを使用した電気製品等で、特に入力ポ
ート数に比較してセンサまたはスイッチ等の多い場合に
有効なスイッチマトリクス回路に関するものである。
ート数に比較してセンサまたはスイッチ等の多い場合に
有効なスイッチマトリクス回路に関するものである。
従来例の構成とその問題点
マイコン内蔵型の電気製品は、ますます需要増加の一途
を辿っている。マイコンで制御するためには、様々なセ
ンサ、スイッチ等が必要であり、１つのマイコンにこの
ような情報が多く入力できればできる程、その電気製品
としてより精密な制御が可能となる。このため考えられ
たのが現在一般的に知られているキーマトリクス回路で
あり、第１図に示すものである。
を辿っている。マイコンで制御するためには、様々なセ
ンサ、スイッチ等が必要であり、１つのマイコンにこの
ような情報が多く入力できればできる程、その電気製品
としてより精密な制御が可能となる。このため考えられ
たのが現在一般的に知られているキーマトリクス回路で
あり、第１図に示すものである。
第１図において、スイッチＳＷ１１〜ＳＷ３４は通常オ
フタイプ（ノーマルオープンタイプ）のもので、Ｒ１〜
Ｒ４は中央演算回路（ＣＰＵ）の入力保護抵抗、ｒ１〜
ｒ４はキースイッチがオフのときＣＰＵ入力をＧＮＤレ
ベルにする抵抗である。
フタイプ（ノーマルオープンタイプ）のもので、Ｒ１〜
Ｒ４は中央演算回路（ＣＰＵ）の入力保護抵抗、ｒ１〜
ｒ４はキースイッチがオフのときＣＰＵ入力をＧＮＤレ
ベルにする抵抗である。
この回路の動作は、まず第２図に示すようなタイミング
でＣＰＵの出力ポートＯ１〜Ｏ３からの出力、すなわち
スキャンニング信号が出るものとする。今、仮にスイッ
チＳＷ２１がオンしているとすると、時間ｔ１〜ｔ２の
間は出力ポ−トＯ１が信号を出しているだけで、他の出
力ポートＯ２、Ｏ３からの信号は出ていない。この出力
ポートＯ１からの信号はスイッチＳＷ１１、ＳＷ１２、
ＳＷ１３、ＳＷ１４ともすべてオフしているので、入力
ポートＩ１〜Ｉ４には伝わらない。従って、入力ポート
Ｉ１〜Ｉ４はすべてＧＮＤレベルとなる。そこで、ＣＰ
Ｕ内部にてスイッチＳＷ１１、ＳＷ１２、ＳＷ１３、Ｓ
Ｗ１４はオフであると判断できる。次に時間ｔ２〜ｔ３
の間では、出力ポートＯ２のみ信号を出力する。このと
きスイッチＳＷ２１はオンしているので、出力ポートＯ
２の信号はスイッチＳＷ２１を経て入力ポートＩ１に伝
わる。この時、スイッチＳＷ２２、ＳＷ２３ＳＷ２４は
オフしているので、その他の入力ポートＩ２〜Ｉ４には
出力ポートＯ２の信号が伝わらない。
でＣＰＵの出力ポートＯ１〜Ｏ３からの出力、すなわち
スキャンニング信号が出るものとする。今、仮にスイッ
チＳＷ２１がオンしているとすると、時間ｔ１〜ｔ２の
間は出力ポ−トＯ１が信号を出しているだけで、他の出
力ポートＯ２、Ｏ３からの信号は出ていない。この出力
ポートＯ１からの信号はスイッチＳＷ１１、ＳＷ１２、
ＳＷ１３、ＳＷ１４ともすべてオフしているので、入力
ポートＩ１〜Ｉ４には伝わらない。従って、入力ポート
Ｉ１〜Ｉ４はすべてＧＮＤレベルとなる。そこで、ＣＰ
Ｕ内部にてスイッチＳＷ１１、ＳＷ１２、ＳＷ１３、Ｓ
Ｗ１４はオフであると判断できる。次に時間ｔ２〜ｔ３
の間では、出力ポートＯ２のみ信号を出力する。このと
きスイッチＳＷ２１はオンしているので、出力ポートＯ
２の信号はスイッチＳＷ２１を経て入力ポートＩ１に伝
わる。この時、スイッチＳＷ２２、ＳＷ２３ＳＷ２４は
オフしているので、その他の入力ポートＩ２〜Ｉ４には
出力ポートＯ２の信号が伝わらない。
そこで、ＣＰＵ内部にて出力ポ−トＯ２の出力時に入力
ポートＩ１に信号が入ったという事象から、スイッチＳ
Ｗ２１がオンしていると判断できる。次に、時間ｔ３〜
ｔ４の間では、時間ｔ１〜ｔ２のときと同じように出力
ポートＯ３の出力時にすべての入力ポートＩ１〜■４が
ＧＮＤレベルであるという２つの条件から、スイッチＳ
Ｗ３１、ＳＷ３２、ＳＷ３３ＳＷ３４はすべてオフであ
るという判断ができる。
ポートＩ１に信号が入ったという事象から、スイッチＳ
Ｗ２１がオンしていると判断できる。次に、時間ｔ３〜
ｔ４の間では、時間ｔ１〜ｔ２のときと同じように出力
ポートＯ３の出力時にすべての入力ポートＩ１〜■４が
ＧＮＤレベルであるという２つの条件から、スイッチＳ
Ｗ３１、ＳＷ３２、ＳＷ３３ＳＷ３４はすべてオフであ
るという判断ができる。
以上の動作でキ−スイッチＳＷ２１が押されたと判断し
、それに対応する制御をＣＰＵが行うことができるので
ある。
、それに対応する制御をＣＰＵが行うことができるので
ある。
しかしながら、この従来例には次のような欠点があった
。まず、２つ以上のスイッチを同時に押せない組み合せ
があることである。今、仮にスイッチＳＷ１１とＳＷ２
１が同時にオンし、出力ポートＯ１から出力信号が出る
と信号はＡ点に伝わり、スイッチＳＷ１１を経てＢ点に
伝わる。この信号が入カポートＩ１に伝わると同時に、
スイッチＳＷ２１を経てＣ点に伝わる。この信号は出力
ポートＯ２に伝わるので、出力ポートＯ２を破壊する。
。まず、２つ以上のスイッチを同時に押せない組み合せ
があることである。今、仮にスイッチＳＷ１１とＳＷ２
１が同時にオンし、出力ポートＯ１から出力信号が出る
と信号はＡ点に伝わり、スイッチＳＷ１１を経てＢ点に
伝わる。この信号が入カポートＩ１に伝わると同時に、
スイッチＳＷ２１を経てＣ点に伝わる。この信号は出力
ポートＯ２に伝わるので、出力ポートＯ２を破壊する。
したがって、２つ以上のスイッチは押せないことになる
。仮に第１図の破線で示すようなダイオード等でＣＰＵ
の出力ボートＯ１〜Ｏ３を保護してやると出力ポートＯ
１〜Ｏ３の破壊は生じないが、このときさらにスイッチ
ＳＷ２２が押されるとＡ点→Ｂ点→Ｃ点と伝わった信号
はスイッチＳＷ２２を経て入力ポートＩ２に伝わり、結
果としてＣＰＵは出方ポートＯ１の出力時に入力ポート
Ｉ１，Ｉ２に信号入力があったとし、スイッチＳＷ１２
が押されていたように判断する。
。仮に第１図の破線で示すようなダイオード等でＣＰＵ
の出力ボートＯ１〜Ｏ３を保護してやると出力ポートＯ
１〜Ｏ３の破壊は生じないが、このときさらにスイッチ
ＳＷ２２が押されるとＡ点→Ｂ点→Ｃ点と伝わった信号
はスイッチＳＷ２２を経て入力ポートＩ２に伝わり、結
果としてＣＰＵは出方ポートＯ１の出力時に入力ポート
Ｉ１，Ｉ２に信号入力があったとし、スイッチＳＷ１２
が押されていたように判断する。
従って、以上述べた対策は不完全で、次に各スイッチと
直列にダイオードを入れることが考えられる。これなら
すべてのスイッチに通常オンのタイプのもの（ノーマル
クローズタイプ）も使用できるが、このスイッチがセン
サとして製品外部にある場合、コネクタ出力線等の数が
、（入力ポート数）×（出力ポート数）＋（入力ポート
数）となり、多くの出力線が必要となり、結線ミス等が
発生する可能性も大であるといった問題点を有していた
。
直列にダイオードを入れることが考えられる。これなら
すべてのスイッチに通常オンのタイプのもの（ノーマル
クローズタイプ）も使用できるが、このスイッチがセン
サとして製品外部にある場合、コネクタ出力線等の数が
、（入力ポート数）×（出力ポート数）＋（入力ポート
数）となり、多くの出力線が必要となり、結線ミス等が
発生する可能性も大であるといった問題点を有していた
。
発明の目的
本発明は上記のような点に鑑みてなされたものであり、
異常を知らせるセンサ等のスイッチに通常ノーマルクロ
ーズタイプのものであり、このようなセンサが多数あっ
ても外部結線は簡単に行え、且つコストのかからない構
成にしたスイッチマトリクス回路を提供することを目的
とするものである。
異常を知らせるセンサ等のスイッチに通常ノーマルクロ
ーズタイプのものであり、このようなセンサが多数あっ
ても外部結線は簡単に行え、且つコストのかからない構
成にしたスイッチマトリクス回路を提供することを目的
とするものである。
発明の構成
この目的を達成するために本発明のスイッチマトリクス
回路は、抵抗及びダイオードから構成されている。すな
わち、キ−スイッチの代わりに抵抗、ダイオードが直列
に接続され、その抵抗とダイオードの結線部は、スイッ
チの一端に入り、すべてのスイッチはこのような構成で
接続され、すべてのスイッチの他端はＧＮＤ線または電
源線へ共通接続する構成としたものである。
回路は、抵抗及びダイオードから構成されている。すな
わち、キ−スイッチの代わりに抵抗、ダイオードが直列
に接続され、その抵抗とダイオードの結線部は、スイッ
チの一端に入り、すべてのスイッチはこのような構成で
接続され、すべてのスイッチの他端はＧＮＤ線または電
源線へ共通接続する構成としたものである。
以上の構成にしたことにより、ノーマルオープン、ノー
マルクローズタイプを問わずにスイッチが接続でき、ス
イッチを外部センサとして使用するときもそのコネクタ
線の数は（入力ポート数）×（出力ポート数）＋１です
み、スイッチの一端はすベてＧＮＤ線または電源線共通
端子として接続でき、結線ミスも起りにくく、構成が単
純なためコストもかからないこととなる。
マルクローズタイプを問わずにスイッチが接続でき、ス
イッチを外部センサとして使用するときもそのコネクタ
線の数は（入力ポート数）×（出力ポート数）＋１です
み、スイッチの一端はすベてＧＮＤ線または電源線共通
端子として接続でき、結線ミスも起りにくく、構成が単
純なためコストもかからないこととなる。
実施例の説明
以下、本発明の一実施例について図面を参照しながら説
明する。第３図は本発明の一実施例におけるスイッチマ
トリクス回路の回路構成図である。
明する。第３図は本発明の一実施例におけるスイッチマ
トリクス回路の回路構成図である。
第３図において、ＣＰＵの出力ポートＯ１〜Ｏ４からの
信号はバッファＢ１〜Ｂ４を介してトランジスタＴｒ１
〜Ｔｒ４を駆動しているが、これはセンサ部またはスイ
ッチ部に接点電流としてある程度以上の電流を流してや
るのが普通であり、ＣＰＵからはそれぞれの電流を出力
することができなかったためである。以下、この回路の
動作説明を行うが、このＣＰＵは電源５Ｖで動作してお
り、５Ｖを「Ｈ」レベル、ＯＶすなわちＧＮＤレベルを
「Ｌ」レベルとして扱う。そして、ＣＰＵの出力ポート
Ｏ１〜Ｏ４の信号は、第４図のタイミングチャートのよ
うにスキャンニング信号を出力して行う。今、外部にあ
るセンサ（ノーマルクローズタイプスイッチ）Ｓ１〜Ｓ
１６はすべて閉じているとする。このときまず出力ポー
トＯ１が「Ｈ」レベルになる。この信号はトランジスタ
Ｔｒ１を駆動し、Ａ点を「Ｈ」レベルにする。一方、Ｂ
〜Ｄ点は出力ポートＯ２〜Ｏ４が「Ｌ」レベルであるた
め、トランジスタＴｒ２〜Ｔｒ４はオフ状態であり、「
Ｌ」レベルである（第４図タイミングチャートの時間ｔ
０〜ｔ１間）。次いで、「Ｈ」レベルになったＡ点から
抵抗Ｒ１、Ｒ５、Ｒ９、Ｒ１３に電流が流れる。ところ
がセンサＳ１、Ｓ５、Ｓ９、Ｓ１３はすべて閉じており
、その一端はＧＮＤに接続されているため、各抵抗Ｒ１
、Ｒ５、Ｒ９、Ｒ１３に流れた電流はすべてＧＮＤに流
れる。従って、入力ポートＩ１〜Ｉ４に出力ポートＯ１
からの信用は全く伝わらない。仮にセンサＳ１が開いて
たとすると抵抗Ｒ１を流れた電流はダイオートＤ１を介
して抵抗ＲＧ１に流れ、ＧＮＤに流れる。
信号はバッファＢ１〜Ｂ４を介してトランジスタＴｒ１
〜Ｔｒ４を駆動しているが、これはセンサ部またはスイ
ッチ部に接点電流としてある程度以上の電流を流してや
るのが普通であり、ＣＰＵからはそれぞれの電流を出力
することができなかったためである。以下、この回路の
動作説明を行うが、このＣＰＵは電源５Ｖで動作してお
り、５Ｖを「Ｈ」レベル、ＯＶすなわちＧＮＤレベルを
「Ｌ」レベルとして扱う。そして、ＣＰＵの出力ポート
Ｏ１〜Ｏ４の信号は、第４図のタイミングチャートのよ
うにスキャンニング信号を出力して行う。今、外部にあ
るセンサ（ノーマルクローズタイプスイッチ）Ｓ１〜Ｓ
１６はすべて閉じているとする。このときまず出力ポー
トＯ１が「Ｈ」レベルになる。この信号はトランジスタ
Ｔｒ１を駆動し、Ａ点を「Ｈ」レベルにする。一方、Ｂ
〜Ｄ点は出力ポートＯ２〜Ｏ４が「Ｌ」レベルであるた
め、トランジスタＴｒ２〜Ｔｒ４はオフ状態であり、「
Ｌ」レベルである（第４図タイミングチャートの時間ｔ
０〜ｔ１間）。次いで、「Ｈ」レベルになったＡ点から
抵抗Ｒ１、Ｒ５、Ｒ９、Ｒ１３に電流が流れる。ところ
がセンサＳ１、Ｓ５、Ｓ９、Ｓ１３はすべて閉じており
、その一端はＧＮＤに接続されているため、各抵抗Ｒ１
、Ｒ５、Ｒ９、Ｒ１３に流れた電流はすべてＧＮＤに流
れる。従って、入力ポートＩ１〜Ｉ４に出力ポートＯ１
からの信用は全く伝わらない。仮にセンサＳ１が開いて
たとすると抵抗Ｒ１を流れた電流はダイオートＤ１を介
して抵抗ＲＧ１に流れ、ＧＮＤに流れる。
このとき抵抗ＲＧ１に流れた電流により、抵抗ＲＧ１に
電圧降下ＶＧ〔Ｖ〕が発生し、ＣＰＵの入力ポートＩ１
に信号が入力される。
電圧降下ＶＧ〔Ｖ〕が発生し、ＣＰＵの入力ポートＩ１
に信号が入力される。
通常ＣＰＵ等はある電圧ＶＨ〔Ｖ〕以上であれば「Ｈ」
、ある電圧ＶＬ〔Ｖ〕以下であれば「Ｌ」と判断するの
で、ＶＧ＞ＶＨとなるように抵抗ＲＧ１を考慮してやる
とよい。このようにしてやるとＣＰＵ入力は入力ポート
Ｉ１のみ「Ｈ」となり、出力ポートＯ１出力時に入力ポ
ートＩ１のみ「Ｈ」ということからセンサＳ１が開いて
いると判断できる。
、ある電圧ＶＬ〔Ｖ〕以下であれば「Ｌ」と判断するの
で、ＶＧ＞ＶＨとなるように抵抗ＲＧ１を考慮してやる
とよい。このようにしてやるとＣＰＵ入力は入力ポート
Ｉ１のみ「Ｈ」となり、出力ポートＯ１出力時に入力ポ
ートＩ１のみ「Ｈ」ということからセンサＳ１が開いて
いると判断できる。
以上のことを出力ポートＯ２〜Ｏ４についても行い、ど
のセンサが開いているのが知る訳である。
のセンサが開いているのが知る訳である。
この回路の特徴は内部回路の構成が抵抗Ｒ１〜Ｒ１６と
ダイオードＤ１〜Ｄ１６のみで行っており、非常に簡単
なことと、外部に接続するセンサＳ１〜Ｓ１６がノーマ
ルクローズでもノーマルオープンでも良いこと、さらに
は外部接続はセンサＳ１〜Ｓ１６の一端がすべてＧＮＤ
に接続でき、結線ミス等の少ないことである。
ダイオードＤ１〜Ｄ１６のみで行っており、非常に簡単
なことと、外部に接続するセンサＳ１〜Ｓ１６がノーマ
ルクローズでもノーマルオープンでも良いこと、さらに
は外部接続はセンサＳ１〜Ｓ１６の一端がすべてＧＮＤ
に接続でき、結線ミス等の少ないことである。
なお、第３図においてダイオードＤ１〜Ｄ１６の設けて
ある理由は、例えばセンサＳ１が開いているときＡ点が
「Ｈ」になるとＢ点も「Ｈ」になるが、このときダイオ
ードＤ１がなく単純に短絡してあれば、センサＳ２、Ｓ
３、またはＳ４を介してＧＮＤレベルとなり、結局Ｅ点
は「Ｌ」となり、センサＳ１が閉じているときと同等の
入力をＣＰＵが受けることになり、こういったことを防
ぐためにある。
ある理由は、例えばセンサＳ１が開いているときＡ点が
「Ｈ」になるとＢ点も「Ｈ」になるが、このときダイオ
ードＤ１がなく単純に短絡してあれば、センサＳ２、Ｓ
３、またはＳ４を介してＧＮＤレベルとなり、結局Ｅ点
は「Ｌ」となり、センサＳ１が閉じているときと同等の
入力をＣＰＵが受けることになり、こういったことを防
ぐためにある。
また、ＲＳ１〜ＲＳ４はＣＰＵ入力保護抵抗で、抵抗Ｒ
１〜Ｒ１６はセンサＳ１〜Ｓ１６の接点電流を決めてい
る。Ｒｅ１〜Ｒｅ４はエミッタ抵抗、Ｒｂ１〜Ｒｂ４は
ベース抵抗である。さらに、センサＳ１〜Ｓ１６の一端
はＣＰＵの電源によっては電源ラインに接続しても良い
ものである。
１〜Ｒ１６はセンサＳ１〜Ｓ１６の接点電流を決めてい
る。Ｒｅ１〜Ｒｅ４はエミッタ抵抗、Ｒｂ１〜Ｒｂ４は
ベース抵抗である。さらに、センサＳ１〜Ｓ１６の一端
はＣＰＵの電源によっては電源ラインに接続しても良い
ものである。
発明の効果
本発明の回路を使用することにより、
（１）ノーマルクローズタイプ、ノーマルオープンタイ
プを問わずにＣＰＵを多くのスイッチで制御できる。
プを問わずにＣＰＵを多くのスイッチで制御できる。
（２）センサまたはスイッチを外部へ出す場合、すべて
のセンサまたはスイッチの一端はＧＮＤと接続するため
、結線が容易である。
のセンサまたはスイッチの一端はＧＮＤと接続するため
、結線が容易である。
（３）構成が簡単で外部出力線数も少なく、コストも有
利である。
利である。
等の効果が得られる。
第１図は従来のキーマトリクス回路を示す回路構成図、
第２図は第１図における出力ポートＯ１〜Ｏ３のタイミ
ングチャートを示す図、第３図は本発明に係るスイッチ
マトリクス回路の一実施例を示す回路構成図、第４図は
第３図における出力ポトＯ１〜Ｏ４のタイミングチャー
トを示す図である。 Ｒ１〜Ｒ１６・・・・・・抵抗、Ｄ１〜Ｄ１６・・・・
・・ダイオ−ド、Ｓ１〜Ｓ１６・・・・・・接点（セン
サ）。
第２図は第１図における出力ポートＯ１〜Ｏ３のタイミ
ングチャートを示す図、第３図は本発明に係るスイッチ
マトリクス回路の一実施例を示す回路構成図、第４図は
第３図における出力ポトＯ１〜Ｏ４のタイミングチャー
トを示す図である。 Ｒ１〜Ｒ１６・・・・・・抵抗、Ｄ１〜Ｄ１６・・・・
・・ダイオ−ド、Ｓ１〜Ｓ１６・・・・・・接点（セン
サ）。
Claims (1)
- 複数の出力ラインよりスキャニング信号を出力し、上記
各出力ラインよりの信号がそれぞれ抵抗ダイオードを介
して１本の入力信号ラインに集合して接続され、上記そ
れぞれの抵抗及びダイオ−ドの結合点とグランドライン
または電源ラインの間に接点が接続されていることを特
徴とするスイッチマトリクス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000483A JPS59146220A (ja) | 1983-02-09 | 1983-02-09 | スイツチマトリクス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000483A JPS59146220A (ja) | 1983-02-09 | 1983-02-09 | スイツチマトリクス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59146220A true JPS59146220A (ja) | 1984-08-22 |
Family
ID=12014988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000483A Pending JPS59146220A (ja) | 1983-02-09 | 1983-02-09 | スイツチマトリクス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146220A (ja) |
-
1983
- 1983-02-09 JP JP2000483A patent/JPS59146220A/ja active Pending
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