JPS59140554A - 電子装置 - Google Patents
電子装置Info
- Publication number
- JPS59140554A JPS59140554A JP1374683A JP1374683A JPS59140554A JP S59140554 A JPS59140554 A JP S59140554A JP 1374683 A JP1374683 A JP 1374683A JP 1374683 A JP1374683 A JP 1374683A JP S59140554 A JPS59140554 A JP S59140554A
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- converter
- register
- analog signal
- electronic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電子化された複写機やファクシミリ装置のよう
にマイクロコンピュータを搭載した電子装置に関する。
にマイクロコンピュータを搭載した電子装置に関する。
「従来技術」
電子装置の制御の高度化ど半導体素子の普及と共に、マ
イクロコンピュータを搭載した電子装置が数多く出現し
ている。このような装置ではディジタル信号を用いて各
種制御やデータの記憶を行っている。従ってアナログ信
号は予めディジタル信号に変換Ｊ゛る必要かある。
イクロコンピュータを搭載した電子装置が数多く出現し
ている。このような装置ではディジタル信号を用いて各
種制御やデータの記憶を行っている。従ってアナログ信
号は予めディジタル信号に変換Ｊ゛る必要かある。
ノアす「］グ仁号を多値のディジタル信号に変換する基
本的な回路は、複数のコンパレータを並列に接続した回
路である。この回路では、複数の］ンパレータをそれぞ
れ異なった所定の比較レベルに設定しておき、アナログ
信号の比較を行ってディジタル信号を得る。ところがこ
の回路では、アナログ信号を十分な分解能でディジタル
信号に変換しようとすると、大規模かつ複雑な構成とな
り、その実現が困難であった。
本的な回路は、複数のコンパレータを並列に接続した回
路である。この回路では、複数の］ンパレータをそれぞ
れ異なった所定の比較レベルに設定しておき、アナログ
信号の比較を行ってディジタル信号を得る。ところがこ
の回路では、アナログ信号を十分な分解能でディジタル
信号に変換しようとすると、大規模かつ複雑な構成とな
り、その実現が困難であった。
一方、アナログ信号をプイジタル信号に変換する他の回
路として、アナログ−ディジタルコンバータ（以下Ａ／
Ｄコンバータという）が用いられることかある。このう
ちマイクロコンピュータを搭載した電子装置に通常用い
られる比較的高速のものとしては、逐次比較型または比
較追従型と呼ばれるコンバータが存在づる。これらの−
Ｓ１ンパ−タはディジタル−アナ１］グ変換回路（以下
Ｄ ／ Ａ変換回路という）を内蔵しており、これから
発生される基準電圧とアナログ信号とを］ンパレータに
よって比較Ｊることに」、り符号化を行・う。
路として、アナログ−ディジタルコンバータ（以下Ａ／
Ｄコンバータという）が用いられることかある。このう
ちマイクロコンピュータを搭載した電子装置に通常用い
られる比較的高速のものとしては、逐次比較型または比
較追従型と呼ばれるコンバータが存在づる。これらの−
Ｓ１ンパ−タはディジタル−アナ１］グ変換回路（以下
Ｄ ／ Ａ変換回路という）を内蔵しており、これから
発生される基準電圧とアナログ信号とを］ンパレータに
よって比較Ｊることに」、り符号化を行・う。
第１図はこのうちの逐次比較型Ａ ／ Ｄ’ Ｄンパ−
タを表わしたものである。この］ンバータでは、基準電
圧回路１１に接続された］〕／Ａ変換回路゛１２によっ
て比較用の電圧を順次出力するようになっている。この
比較用の電圧は、コンパレータ１４の比較端子１５に入
力されるアブログ信号と比較される。プログラマ１６は
クロック発生器１７から供給されるクロック信号１８に
よって比較作業を行う。すなわちブ１］グラマ１６は出
力レジスタ１９のＭＳＢ （最」−位ヒ゛ッ１〜）を°
′１″にセットし、この状態でＤ ／ Ａ変換回路１２
からノルスケールの１／２の電圧Ｆ Ｓ ／ ２を出力
させる。
タを表わしたものである。この］ンバータでは、基準電
圧回路１１に接続された］〕／Ａ変換回路゛１２によっ
て比較用の電圧を順次出力するようになっている。この
比較用の電圧は、コンパレータ１４の比較端子１５に入
力されるアブログ信号と比較される。プログラマ１６は
クロック発生器１７から供給されるクロック信号１８に
よって比較作業を行う。すなわちブ１］グラマ１６は出
力レジスタ１９のＭＳＢ （最」−位ヒ゛ッ１〜）を°
′１″にセットし、この状態でＤ ／ Ａ変換回路１２
からノルスケールの１／２の電圧Ｆ Ｓ ／ ２を出力
させる。
比較端子１５に入力されたアナログ信号がこの比較用の
電圧よりも高いときには、出力レジスタ１９の２番目の
ピッ］・が１″にセットされ、１〕／Ａ変換回路１２か
ら３ Ｆ Ｓ ／ ４の電圧が出力され、比較される。
電圧よりも高いときには、出力レジスタ１９の２番目の
ピッ］・が１″にセットされ、１〕／Ａ変換回路１２か
ら３ Ｆ Ｓ ／ ４の電圧が出力され、比較される。
これに対して第１段階の比較でアリ１丁１グ信号の電圧
値がＦＳ／２よりも低いときには最初の信号ＩＩ Ｉ
ＩＩがリセットされ、Ｄ／Ａコンバータ１２からＦＳ／
４の電圧が出力され、比較される。このにうにしてアノ
−ログ信号はＬＳＢｕｔ下位ビット〉が決定されるま了
゛比較される。
値がＦＳ／２よりも低いときには最初の信号ＩＩ Ｉ
ＩＩがリセットされ、Ｄ／Ａコンバータ１２からＦＳ／
４の電圧が出力され、比較される。このにうにしてアノ
−ログ信号はＬＳＢｕｔ下位ビット〉が決定されるま了
゛比較される。
比較結果は変換後のディジタル信号どなる。これに対し
て比較追従型のＡ ／ Ｉ） ’−Ｅンバータでは、常
にアナログ信号とＤ／Ａ変換回路の出力とを比較し、ア
ナログ信号の方が大きくなるどアップノｊウントを、ま
た小さくなるとタウンカラン１〜を行い、このときのカ
ウンタの旧数値を変換後のディジタル信号とする。
て比較追従型のＡ ／ Ｉ） ’−Ｅンバータでは、常
にアナログ信号とＤ／Ａ変換回路の出力とを比較し、ア
ナログ信号の方が大きくなるどアップノｊウントを、ま
た小さくなるとタウンカラン１〜を行い、このときのカ
ウンタの旧数値を変換後のディジタル信号とする。
このように１〕／Ａ変挽回変換内蔵したいずれのＡ／Ｄ
コンバータでも、」ンパレータによる比較作業を行うた
め、これを実行Ｊ−るための専用のハードロジックを必
要としｌこ。このハードロジックはＡｌ１）変換の高速
性や分解能等を考歳して製作される必要があり、電子装
置自体を高価なものと３− する原因となっていた。Ｊなわら比較的低価１８な電子
装置ではこのようなＡ／Ｄコンバータの使用が回器であ
った。
コンバータでも、」ンパレータによる比較作業を行うた
め、これを実行Ｊ−るための専用のハードロジックを必
要としｌこ。このハードロジックはＡｌ１）変換の高速
性や分解能等を考歳して製作される必要があり、電子装
置自体を高価なものと３− する原因となっていた。Ｊなわら比較的低価１８な電子
装置ではこのようなＡ／Ｄコンバータの使用が回器であ
った。
［発明の目的］
本発明は上記した事情に鑑み、コンパレータによる比較
作業を行うためのハードロジックを不要とすることので
きる電子装置を提供りることをでの目的とする。
作業を行うためのハードロジックを不要とすることので
きる電子装置を提供りることをでの目的とする。
［目的を達成するだめの手段］
本発明ではＡ／Ｄ変換用のザブルーチンを書き込んだリ
ード・オンリ・メモリを用意し、電子装置に搭載された
マイクロコンピュータを用いて比較作業を行わせ、前記
した目的を達成する。
ード・オンリ・メモリを用意し、電子装置に搭載された
マイクロコンピュータを用いて比較作業を行わせ、前記
した目的を達成する。
以下実施例につぎ本発明の詳細な説明する。
［実施例］
第２図は本実施例の電子装置の要部を表わしたものであ
る。この装置には、各部の制御を行うために中央演算装
置（ＣＰＵ）２１が備えられている。中央演算装＠２１
内には、Ｂレジスタ、Ｃレジスタ、ＤレジスタおよびＸ
レジスタが備えられ４− ている。中央演算装置２１は、データバス２２を通じて
リード・オンリ・メモリ２３、ランダム・アクセス・メ
モリ２４．１〕／′Δ］ンバータ２５および幾つかの入
出力ボ−ト（以下１１０ボー１〜という＞２６−１．２
６−２、・・・・・・と接続されている。リード・オン
リ・メモリ２３には、△／Ｄ変換を行うためのザブルー
チンが機械語で記述されている。第１のＩ１０ボート２
６−１は△／Ｄ変換に用いられるボートであり、レベル
変換回路２７を介してコンパレータ２８に接続されてい
る。
る。この装置には、各部の制御を行うために中央演算装
置（ＣＰＵ）２１が備えられている。中央演算装＠２１
内には、Ｂレジスタ、Ｃレジスタ、ＤレジスタおよびＸ
レジスタが備えられ４− ている。中央演算装置２１は、データバス２２を通じて
リード・オンリ・メモリ２３、ランダム・アクセス・メ
モリ２４．１〕／′Δ］ンバータ２５および幾つかの入
出力ボ−ト（以下１１０ボー１〜という＞２６−１．２
６−２、・・・・・・と接続されている。リード・オン
リ・メモリ２３には、△／Ｄ変換を行うためのザブルー
チンが機械語で記述されている。第１のＩ１０ボート２
６−１は△／Ｄ変換に用いられるボートであり、レベル
変換回路２７を介してコンパレータ２８に接続されてい
る。
そしてコンパレータ２８の入）ｊ端子２９に供給される
アナログ信号３１どＤ／Ａコンバータ２５から出力され
る１〕／Ａ出力３２との比較結果を、データバス２２に
送出する。これ以外のＩ１０ボート２６−２、・・・・
・・は、図示しない他の入出力機器と、接続されており
、この電子装置の他の動作のために用いられる。
アナログ信号３１どＤ／Ａコンバータ２５から出力され
る１〕／Ａ出力３２との比較結果を、データバス２２に
送出する。これ以外のＩ１０ボート２６−２、・・・・
・・は、図示しない他の入出力機器と、接続されており
、この電子装置の他の動作のために用いられる。
次にこの電子装置が逐次比較方式でＡ／Ｄ変換を行う場
合の動作を第３図と共に説明するａ変換動作の開始に先
立って、中央演算装置２１０Ｂしジスタには、数値２５
６かセラ１へされる。この装置では８ヒツトでデータの
処理を行うため、−ノルスケールとして２の８乗の値が
セラｉ〜される。またＣレジスタにはデータ処理の回数
を表わη数飴ε３がゼットされ、１〕レジスタには数値
Ｏかセットされる。
合の動作を第３図と共に説明するａ変換動作の開始に先
立って、中央演算装置２１０Ｂしジスタには、数値２５
６かセラ１へされる。この装置では８ヒツトでデータの
処理を行うため、−ノルスケールとして２の８乗の値が
セラｉ〜される。またＣレジスタにはデータ処理の回数
を表わη数飴ε３がゼットされ、１〕レジスタには数値
Ｏかセットされる。
次に第１回目のデータ処理が開始Ｊ−る。このどぎＢレ
ジスタの内容か１／２倍され、その数値１２Ｆ３が１３
レジスタにセラ１〜される１、１〕レジスタにもこの数
値１２８がセラ］〜される。［）レジスタの内容はＤ／
Ａコンバータ２５から［）／Ａ出力３２としてコンパレ
ータ２８に出力される。二１ンパレ−タ２８ではこのフ
ルスケールの１／２の値と）ノナ［」グ信月３１とを比
較し、その結果をＸレジスタに読み取る。このときアノ
［］グ倍信号１の方がＤ／Ａ出力３２よりも大き（プれ
はｘ−１であり、これ以外の場合はＸ−０である。Ｘ＝
１リ−イ１わちＸ≠ＯであればＣレジスタの内容を１だ
（〕減じ、７どづ゛る。そして第２回目のデータ処理を
ｈう１．これに対しでＸ−Ｏであれば、寸なわちＸ≠０
でな（プれば、ＣレジスタからＢレジスタの内容を引ぎ
、結果をＣレジスタに格納する。この場合にはＣレジス
タに再びＯがセットされる。この後Ｃレジスタの内容が
１だ（〕減じられ、第２回目のデータ処理が行われる。
ジスタの内容か１／２倍され、その数値１２Ｆ３が１３
レジスタにセラ１〜される１、１〕レジスタにもこの数
値１２８がセラ］〜される。［）レジスタの内容はＤ／
Ａコンバータ２５から［）／Ａ出力３２としてコンパレ
ータ２８に出力される。二１ンパレ−タ２８ではこのフ
ルスケールの１／２の値と）ノナ［」グ信月３１とを比
較し、その結果をＸレジスタに読み取る。このときアノ
［］グ倍信号１の方がＤ／Ａ出力３２よりも大き（プれ
はｘ−１であり、これ以外の場合はＸ−０である。Ｘ＝
１リ−イ１わちＸ≠ＯであればＣレジスタの内容を１だ
（〕減じ、７どづ゛る。そして第２回目のデータ処理を
ｈう１．これに対しでＸ−Ｏであれば、寸なわちＸ≠０
でな（プれば、ＣレジスタからＢレジスタの内容を引ぎ
、結果をＣレジスタに格納する。この場合にはＣレジス
タに再びＯがセットされる。この後Ｃレジスタの内容が
１だ（〕減じられ、第２回目のデータ処理が行われる。
第２回目のデータ処理は第１回目のデータ処理と基本的
に同一である。ただしＢレジスタには数値６４がセット
され、Ｃレジスタには前者の場合１９２（フルスケール
の３／４）が、後者の場合６４（フルスケールの１／４
）がセットされる。
に同一である。ただしＢレジスタには数値６４がセット
され、Ｃレジスタには前者の場合１９２（フルスケール
の３／４）が、後者の場合６４（フルスケールの１／４
）がセットされる。
以下同様にして８回までデータ処理が行われるとＣレジ
スタの内容がＯとなり、Ａ／Ｄ変換の動作が総て終了す
る。Ａ／Ｄ変換されたデータはそのまま中央演算装置２
１で使用されるか、ランダム・アクレス・メモリ２４に
記憶される。
スタの内容がＯとなり、Ａ／Ｄ変換の動作が総て終了す
る。Ａ／Ｄ変換されたデータはそのまま中央演算装置２
１で使用されるか、ランダム・アクレス・メモリ２４に
記憶される。
以上逐次比較型のＡ／Ｄ変換について説明したが、リー
ド・オンリ・メモリ２３に書き込むプログラムを変更す
れば、伯の方式でＡ／Ｄ変換を行わ氾ることも可能であ
る。なおＡ／Ｄ変換に用いられるリード・オンリ・メモ
リ、Ｄ／Ａコンパ−７− タ、コンパレータおＪ：びＩ１０ボー１−を１つのパッ
ケージにまとめ必要に応じて取りはずし可能にしておく
ことは実用」−極めて有用である。
ド・オンリ・メモリ２３に書き込むプログラムを変更す
れば、伯の方式でＡ／Ｄ変換を行わ氾ることも可能であ
る。なおＡ／Ｄ変換に用いられるリード・オンリ・メモ
リ、Ｄ／Ａコンパ−７− タ、コンパレータおＪ：びＩ１０ボー１−を１つのパッ
ケージにまとめ必要に応じて取りはずし可能にしておく
ことは実用」−極めて有用である。
［発明の効果］
このように本発明によれば電子装置に内蔵されたマイク
ロコンピュータを用いてＡ／Ｄ変換を行うので、Ａ／Ｄ
変換のための回路部品を減少さけることができ、回路動
作の信頼性を向上させることができる。
ロコンピュータを用いてＡ／Ｄ変換を行うので、Ａ／Ｄ
変換のための回路部品を減少さけることができ、回路動
作の信頼性を向上させることができる。
第１図は従来用いられた逐次比較型Ａ／Ｄ：］ンバータ
のブロック図、第２図は本発明の一実施例における電子
装置の要部を示すブロック図、第３図はこの電子装置の
Ａ／Ｄ変換の動作を説明するための流れ図である。 ２１・・・・・・中央演算装置、 ２３・・・・・・リード・オンリ・メモリ、２５・・・
・・・Ｄ／Ａコンバータ、 ２８・・・・・・コンパレータ、 ３１・・・・・・アナログ信号。 ８−
のブロック図、第２図は本発明の一実施例における電子
装置の要部を示すブロック図、第３図はこの電子装置の
Ａ／Ｄ変換の動作を説明するための流れ図である。 ２１・・・・・・中央演算装置、 ２３・・・・・・リード・オンリ・メモリ、２５・・・
・・・Ｄ／Ａコンバータ、 ２８・・・・・・コンパレータ、 ３１・・・・・・アナログ信号。 ８−
Claims (1)
- 装置内の各種制御を行う中央演算装置と、Ａ／Ｄ変換を
行うためのザブルーチンを書き込んだリード・Ａンリ・
メモリど、前記１Ｊブルーチンの実行に伴い比較のため
のアナログ信号を作成するＤ ｙ’ Ａコンバータと、
外部から入ノｊされるアブログ信号と前記Ｄ ／ Ａコ
ンバータの出力とを比較づるコンパレータとを備え、前
記アナ１グ信月をディジタル信号に変換するザブルーチ
ンの実行を可能とすることを特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1374683A JPS59140554A (ja) | 1983-02-01 | 1983-02-01 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1374683A JPS59140554A (ja) | 1983-02-01 | 1983-02-01 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59140554A true JPS59140554A (ja) | 1984-08-11 |
Family
ID=11841815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1374683A Pending JPS59140554A (ja) | 1983-02-01 | 1983-02-01 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59140554A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346247A (en) * | 1976-10-08 | 1978-04-25 | Yokogawa Hokushin Electric Corp | Arithmetic operating unit |
| JPS5346248A (en) * | 1976-10-08 | 1978-04-25 | Yokogawa Hokushin Electric Corp | Arithmetic operational unit |
| JPS53107576A (en) * | 1977-03-01 | 1978-09-19 | Hitachi Ltd | Process controller |
-
1983
- 1983-02-01 JP JP1374683A patent/JPS59140554A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346247A (en) * | 1976-10-08 | 1978-04-25 | Yokogawa Hokushin Electric Corp | Arithmetic operating unit |
| JPS5346248A (en) * | 1976-10-08 | 1978-04-25 | Yokogawa Hokushin Electric Corp | Arithmetic operational unit |
| JPS53107576A (en) * | 1977-03-01 | 1978-09-19 | Hitachi Ltd | Process controller |
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