JPS59140554A - 電子装置 - Google Patents
電子装置Info
- Publication number
- JPS59140554A JPS59140554A JP1374683A JP1374683A JPS59140554A JP S59140554 A JPS59140554 A JP S59140554A JP 1374683 A JP1374683 A JP 1374683A JP 1374683 A JP1374683 A JP 1374683A JP S59140554 A JPS59140554 A JP S59140554A
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- converter
- register
- analog signal
- electronic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は電子化された複写機やファクシミリ装置のよう
にマイクロコンピュータを搭載した電子装置に関する。
にマイクロコンピュータを搭載した電子装置に関する。
「従来技術」
電子装置の制御の高度化ど半導体素子の普及と共に、マ
イクロコンピュータを搭載した電子装置が数多く出現し
ている。このような装置ではディジタル信号を用いて各
種制御やデータの記憶を行っている。従ってアナログ信
号は予めディジタル信号に変換J゛る必要かある。
イクロコンピュータを搭載した電子装置が数多く出現し
ている。このような装置ではディジタル信号を用いて各
種制御やデータの記憶を行っている。従ってアナログ信
号は予めディジタル信号に変換J゛る必要かある。
ノアす「]グ仁号を多値のディジタル信号に変換する基
本的な回路は、複数のコンパレータを並列に接続した回
路である。この回路では、複数の]ンパレータをそれぞ
れ異なった所定の比較レベルに設定しておき、アナログ
信号の比較を行ってディジタル信号を得る。ところがこ
の回路では、アナログ信号を十分な分解能でディジタル
信号に変換しようとすると、大規模かつ複雑な構成とな
り、その実現が困難であった。
本的な回路は、複数のコンパレータを並列に接続した回
路である。この回路では、複数の]ンパレータをそれぞ
れ異なった所定の比較レベルに設定しておき、アナログ
信号の比較を行ってディジタル信号を得る。ところがこ
の回路では、アナログ信号を十分な分解能でディジタル
信号に変換しようとすると、大規模かつ複雑な構成とな
り、その実現が困難であった。
一方、アナログ信号をプイジタル信号に変換する他の回
路として、アナログ−ディジタルコンバータ(以下A/
Dコンバータという)が用いられることかある。このう
ちマイクロコンピュータを搭載した電子装置に通常用い
られる比較的高速のものとしては、逐次比較型または比
較追従型と呼ばれるコンバータが存在づる。これらの−
S1ンパ−タはディジタル−アナ1]グ変換回路(以下
D / A変換回路という)を内蔵しており、これから
発生される基準電圧とアナログ信号とを]ンパレータに
よって比較Jることに」、り符号化を行・う。
路として、アナログ−ディジタルコンバータ(以下A/
Dコンバータという)が用いられることかある。このう
ちマイクロコンピュータを搭載した電子装置に通常用い
られる比較的高速のものとしては、逐次比較型または比
較追従型と呼ばれるコンバータが存在づる。これらの−
S1ンパ−タはディジタル−アナ1]グ変換回路(以下
D / A変換回路という)を内蔵しており、これから
発生される基準電圧とアナログ信号とを]ンパレータに
よって比較Jることに」、り符号化を行・う。
第1図はこのうちの逐次比較型A / D’ Dンパ−
タを表わしたものである。この]ンバータでは、基準電
圧回路11に接続された]〕/A変換回路゛12によっ
て比較用の電圧を順次出力するようになっている。この
比較用の電圧は、コンパレータ14の比較端子15に入
力されるアブログ信号と比較される。プログラマ16は
クロック発生器17から供給されるクロック信号18に
よって比較作業を行う。すなわちブ1]グラマ16は出
力レジスタ19のMSB (最」−位ヒ゛ッ1〜)を°
′1″にセットし、この状態でD / A変換回路12
からノルスケールの1/2の電圧F S / 2を出力
させる。
タを表わしたものである。この]ンバータでは、基準電
圧回路11に接続された]〕/A変換回路゛12によっ
て比較用の電圧を順次出力するようになっている。この
比較用の電圧は、コンパレータ14の比較端子15に入
力されるアブログ信号と比較される。プログラマ16は
クロック発生器17から供給されるクロック信号18に
よって比較作業を行う。すなわちブ1]グラマ16は出
力レジスタ19のMSB (最」−位ヒ゛ッ1〜)を°
′1″にセットし、この状態でD / A変換回路12
からノルスケールの1/2の電圧F S / 2を出力
させる。
比較端子15に入力されたアナログ信号がこの比較用の
電圧よりも高いときには、出力レジスタ19の2番目の
ピッ]・が1″にセットされ、1〕/A変換回路12か
ら3 F S / 4の電圧が出力され、比較される。
電圧よりも高いときには、出力レジスタ19の2番目の
ピッ]・が1″にセットされ、1〕/A変換回路12か
ら3 F S / 4の電圧が出力され、比較される。
これに対して第1段階の比較でアリ1丁1グ信号の電圧
値がFS/2よりも低いときには最初の信号II I
IIがリセットされ、D/Aコンバータ12からFS/
4の電圧が出力され、比較される。このにうにしてアノ
−ログ信号はLSBut下位ビット〉が決定されるま了
゛比較される。
値がFS/2よりも低いときには最初の信号II I
IIがリセットされ、D/Aコンバータ12からFS/
4の電圧が出力され、比較される。このにうにしてアノ
−ログ信号はLSBut下位ビット〉が決定されるま了
゛比較される。
比較結果は変換後のディジタル信号どなる。これに対し
て比較追従型のA / I) ’−Eンバータでは、常
にアナログ信号とD/A変換回路の出力とを比較し、ア
ナログ信号の方が大きくなるどアップノjウントを、ま
た小さくなるとタウンカラン1〜を行い、このときのカ
ウンタの旧数値を変換後のディジタル信号とする。
て比較追従型のA / I) ’−Eンバータでは、常
にアナログ信号とD/A変換回路の出力とを比較し、ア
ナログ信号の方が大きくなるどアップノjウントを、ま
た小さくなるとタウンカラン1〜を行い、このときのカ
ウンタの旧数値を変換後のディジタル信号とする。
このように1〕/A変挽回変換内蔵したいずれのA/D
コンバータでも、」ンパレータによる比較作業を行うた
め、これを実行J−るための専用のハードロジックを必
要としlこ。このハードロジックはAl1)変換の高速
性や分解能等を考歳して製作される必要があり、電子装
置自体を高価なものと3− する原因となっていた。Jなわら比較的低価18な電子
装置ではこのようなA/Dコンバータの使用が回器であ
った。
コンバータでも、」ンパレータによる比較作業を行うた
め、これを実行J−るための専用のハードロジックを必
要としlこ。このハードロジックはAl1)変換の高速
性や分解能等を考歳して製作される必要があり、電子装
置自体を高価なものと3− する原因となっていた。Jなわら比較的低価18な電子
装置ではこのようなA/Dコンバータの使用が回器であ
った。
[発明の目的]
本発明は上記した事情に鑑み、コンパレータによる比較
作業を行うためのハードロジックを不要とすることので
きる電子装置を提供りることをでの目的とする。
作業を行うためのハードロジックを不要とすることので
きる電子装置を提供りることをでの目的とする。
[目的を達成するだめの手段]
本発明ではA/D変換用のザブルーチンを書き込んだリ
ード・オンリ・メモリを用意し、電子装置に搭載された
マイクロコンピュータを用いて比較作業を行わせ、前記
した目的を達成する。
ード・オンリ・メモリを用意し、電子装置に搭載された
マイクロコンピュータを用いて比較作業を行わせ、前記
した目的を達成する。
以下実施例につぎ本発明の詳細な説明する。
[実施例]
第2図は本実施例の電子装置の要部を表わしたものであ
る。この装置には、各部の制御を行うために中央演算装
置(CPU)21が備えられている。中央演算装@21
内には、Bレジスタ、Cレジスタ、DレジスタおよびX
レジスタが備えられ4− ている。中央演算装置21は、データバス22を通じて
リード・オンリ・メモリ23、ランダム・アクセス・メ
モリ24.1〕/′Δ]ンバータ25および幾つかの入
出力ボ−ト(以下110ボー1〜という>26−1.2
6−2、・・・・・・と接続されている。リード・オン
リ・メモリ23には、△/D変換を行うためのザブルー
チンが機械語で記述されている。第1のI10ボート2
6−1は△/D変換に用いられるボートであり、レベル
変換回路27を介してコンパレータ28に接続されてい
る。
る。この装置には、各部の制御を行うために中央演算装
置(CPU)21が備えられている。中央演算装@21
内には、Bレジスタ、Cレジスタ、DレジスタおよびX
レジスタが備えられ4− ている。中央演算装置21は、データバス22を通じて
リード・オンリ・メモリ23、ランダム・アクセス・メ
モリ24.1〕/′Δ]ンバータ25および幾つかの入
出力ボ−ト(以下110ボー1〜という>26−1.2
6−2、・・・・・・と接続されている。リード・オン
リ・メモリ23には、△/D変換を行うためのザブルー
チンが機械語で記述されている。第1のI10ボート2
6−1は△/D変換に用いられるボートであり、レベル
変換回路27を介してコンパレータ28に接続されてい
る。
そしてコンパレータ28の入)j端子29に供給される
アナログ信号31どD/Aコンバータ25から出力され
る1〕/A出力32との比較結果を、データバス22に
送出する。これ以外のI10ボート26−2、・・・・
・・は、図示しない他の入出力機器と、接続されており
、この電子装置の他の動作のために用いられる。
アナログ信号31どD/Aコンバータ25から出力され
る1〕/A出力32との比較結果を、データバス22に
送出する。これ以外のI10ボート26−2、・・・・
・・は、図示しない他の入出力機器と、接続されており
、この電子装置の他の動作のために用いられる。
次にこの電子装置が逐次比較方式でA/D変換を行う場
合の動作を第3図と共に説明するa変換動作の開始に先
立って、中央演算装置210Bしジスタには、数値25
6かセラ1へされる。この装置では8ヒツトでデータの
処理を行うため、−ノルスケールとして2の8乗の値が
セラi〜される。またCレジスタにはデータ処理の回数
を表わη数飴ε3がゼットされ、1〕レジスタには数値
Oかセットされる。
合の動作を第3図と共に説明するa変換動作の開始に先
立って、中央演算装置210Bしジスタには、数値25
6かセラ1へされる。この装置では8ヒツトでデータの
処理を行うため、−ノルスケールとして2の8乗の値が
セラi〜される。またCレジスタにはデータ処理の回数
を表わη数飴ε3がゼットされ、1〕レジスタには数値
Oかセットされる。
次に第1回目のデータ処理が開始J−る。このどぎBレ
ジスタの内容か1/2倍され、その数値12F3が13
レジスタにセラ1〜される1、1〕レジスタにもこの数
値128がセラ]〜される。[)レジスタの内容はD/
Aコンバータ25から[)/A出力32としてコンパレ
ータ28に出力される。二1ンパレ−タ28ではこのフ
ルスケールの1/2の値と)ノナ[」グ信月31とを比
較し、その結果をXレジスタに読み取る。このときアノ
[]グ倍信号1の方がD/A出力32よりも大き(プれ
はx−1であり、これ以外の場合はX−0である。X=
1リ−イ1わちX≠OであればCレジスタの内容を1だ
(〕減じ、7どづ゛る。そして第2回目のデータ処理を
hう1.これに対しでX−Oであれば、寸なわちX≠0
でな(プれば、CレジスタからBレジスタの内容を引ぎ
、結果をCレジスタに格納する。この場合にはCレジス
タに再びOがセットされる。この後Cレジスタの内容が
1だ(〕減じられ、第2回目のデータ処理が行われる。
ジスタの内容か1/2倍され、その数値12F3が13
レジスタにセラ1〜される1、1〕レジスタにもこの数
値128がセラ]〜される。[)レジスタの内容はD/
Aコンバータ25から[)/A出力32としてコンパレ
ータ28に出力される。二1ンパレ−タ28ではこのフ
ルスケールの1/2の値と)ノナ[」グ信月31とを比
較し、その結果をXレジスタに読み取る。このときアノ
[]グ倍信号1の方がD/A出力32よりも大き(プれ
はx−1であり、これ以外の場合はX−0である。X=
1リ−イ1わちX≠OであればCレジスタの内容を1だ
(〕減じ、7どづ゛る。そして第2回目のデータ処理を
hう1.これに対しでX−Oであれば、寸なわちX≠0
でな(プれば、CレジスタからBレジスタの内容を引ぎ
、結果をCレジスタに格納する。この場合にはCレジス
タに再びOがセットされる。この後Cレジスタの内容が
1だ(〕減じられ、第2回目のデータ処理が行われる。
第2回目のデータ処理は第1回目のデータ処理と基本的
に同一である。ただしBレジスタには数値64がセット
され、Cレジスタには前者の場合192(フルスケール
の3/4)が、後者の場合64(フルスケールの1/4
)がセットされる。
に同一である。ただしBレジスタには数値64がセット
され、Cレジスタには前者の場合192(フルスケール
の3/4)が、後者の場合64(フルスケールの1/4
)がセットされる。
以下同様にして8回までデータ処理が行われるとCレジ
スタの内容がOとなり、A/D変換の動作が総て終了す
る。A/D変換されたデータはそのまま中央演算装置2
1で使用されるか、ランダム・アクレス・メモリ24に
記憶される。
スタの内容がOとなり、A/D変換の動作が総て終了す
る。A/D変換されたデータはそのまま中央演算装置2
1で使用されるか、ランダム・アクレス・メモリ24に
記憶される。
以上逐次比較型のA/D変換について説明したが、リー
ド・オンリ・メモリ23に書き込むプログラムを変更す
れば、伯の方式でA/D変換を行わ氾ることも可能であ
る。なおA/D変換に用いられるリード・オンリ・メモ
リ、D/Aコンパ−7− タ、コンパレータおJ:びI10ボー1−を1つのパッ
ケージにまとめ必要に応じて取りはずし可能にしておく
ことは実用」−極めて有用である。
ド・オンリ・メモリ23に書き込むプログラムを変更す
れば、伯の方式でA/D変換を行わ氾ることも可能であ
る。なおA/D変換に用いられるリード・オンリ・メモ
リ、D/Aコンパ−7− タ、コンパレータおJ:びI10ボー1−を1つのパッ
ケージにまとめ必要に応じて取りはずし可能にしておく
ことは実用」−極めて有用である。
[発明の効果]
このように本発明によれば電子装置に内蔵されたマイク
ロコンピュータを用いてA/D変換を行うので、A/D
変換のための回路部品を減少さけることができ、回路動
作の信頼性を向上させることができる。
ロコンピュータを用いてA/D変換を行うので、A/D
変換のための回路部品を減少さけることができ、回路動
作の信頼性を向上させることができる。
第1図は従来用いられた逐次比較型A/D:]ンバータ
のブロック図、第2図は本発明の一実施例における電子
装置の要部を示すブロック図、第3図はこの電子装置の
A/D変換の動作を説明するための流れ図である。 21・・・・・・中央演算装置、 23・・・・・・リード・オンリ・メモリ、25・・・
・・・D/Aコンバータ、 28・・・・・・コンパレータ、 31・・・・・・アナログ信号。 8−
のブロック図、第2図は本発明の一実施例における電子
装置の要部を示すブロック図、第3図はこの電子装置の
A/D変換の動作を説明するための流れ図である。 21・・・・・・中央演算装置、 23・・・・・・リード・オンリ・メモリ、25・・・
・・・D/Aコンバータ、 28・・・・・・コンパレータ、 31・・・・・・アナログ信号。 8−
Claims (1)
- 装置内の各種制御を行う中央演算装置と、A/D変換を
行うためのザブルーチンを書き込んだリード・Aンリ・
メモリど、前記1Jブルーチンの実行に伴い比較のため
のアナログ信号を作成するD y’ Aコンバータと、
外部から入ノjされるアブログ信号と前記D / Aコ
ンバータの出力とを比較づるコンパレータとを備え、前
記アナ1グ信月をディジタル信号に変換するザブルーチ
ンの実行を可能とすることを特徴とする電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1374683A JPS59140554A (ja) | 1983-02-01 | 1983-02-01 | 電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1374683A JPS59140554A (ja) | 1983-02-01 | 1983-02-01 | 電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59140554A true JPS59140554A (ja) | 1984-08-11 |
Family
ID=11841815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1374683A Pending JPS59140554A (ja) | 1983-02-01 | 1983-02-01 | 電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59140554A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5346247A (en) * | 1976-10-08 | 1978-04-25 | Yokogawa Hokushin Electric Corp | Arithmetic operating unit |
JPS5346248A (en) * | 1976-10-08 | 1978-04-25 | Yokogawa Hokushin Electric Corp | Arithmetic operational unit |
JPS53107576A (en) * | 1977-03-01 | 1978-09-19 | Hitachi Ltd | Process controller |
-
1983
- 1983-02-01 JP JP1374683A patent/JPS59140554A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5346247A (en) * | 1976-10-08 | 1978-04-25 | Yokogawa Hokushin Electric Corp | Arithmetic operating unit |
JPS5346248A (en) * | 1976-10-08 | 1978-04-25 | Yokogawa Hokushin Electric Corp | Arithmetic operational unit |
JPS53107576A (en) * | 1977-03-01 | 1978-09-19 | Hitachi Ltd | Process controller |
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