JPS59136019A - 電圧トランジエント保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、一般的には低抵抗スイッチの入力において起
きるかもしれない極端な電圧トランジェントからそこに
結合された出力回路を緩ｒ＃　（ｂｕｆｆｏｒ）する低
抵抗スイッチに関する。更に具体的シこ云うと、本発明
は、スイッチ回路の入力において起きるおそれがあり放
置すると負荷エレクトロニクスを損傷又は破壊する可能
性のある電圧トランジェントからスイッチ回路に結合さ
れた負荷エレクトロニクスを保護するため自動車用途に
用いるのに適した６端子低抵抗スイッチ集積回路に関す
る。

自動車システムに用いられるいかなる電子回路もバッテ
リバス上に起きる異常トランジェントにさらされるおそ
れがある。例えば、バッテリパスに現われる公称バッテ
リ電圧は＋１２ボルトであるが、ジャンプスター）　（
Ｊｕｍｐ　５ｔａｒｔ）の状態では、２個のバッテリが
直列に配置されていると、バッテリパスに結合されてい
るエレクトロニクスに＋２４ボルトが供給されることが
ある。起きる可能性のあるもう１つの状態はバッテリ端
子を逆にすることから起きる。この状態では一１５ボル
トまでがバッテリバスに現われるかもしれない。

自動車業界によって具体的に述べられている更にもう１
つの異常状態は電圧負荷ダンプと云われるものであり、
そこではバッテリパスに起きる６０ボルトを有すること
が可能となる。大部分の自動車メーカーによって具体的
に述べられているもう１つρ状態は、すべてのエレクト
ロニクスがノくツテリパス上の±１２５ボルトの誘導ト
ランジェント（１ｎｄｕｃｔｉｖｅ　ｔｒａｎｓｉｅｎ
ｔｓ）に耐えることができなければならないということ
である。

自動車システムに用いられるモノリシック集積回路を製
作するために今日用いられている大部分の半導体製造工
程は集積回路に印加される２４ボルトに耐えることがで
きる。しかし殆んどすべての場合に、今日の固体エレク
トロニクスは集積チップの電力散逸の問題とともに破損
の問題があるために６０ボルト負荷ダンプ状態に耐える
ことができない。

従って、少なくとも１社の自動車メーカーは、そこに接
続されている負荷エレクトロニクスを上述の異常状態か
ら保護するために個別的トランジェント保護回路を用い
ている。この回路はバッテリパスから大地に接続されて
いる１００ジユールバリスタ、パラ−テリの正端子と回
路の出力との間に直列に結合されている高電流ショット
キーダイオードおよびバッテリパスと大地との間でダイ
オードクランプと直列に接続されているツェナーダイオ
ードを含む。バリスタは正電圧トランジェントからエレ
クトロニクスを保護し、一方ツエナーダイオードおよび
ダイオードクランプは破壊的逆電圧トランジェントから
ショットキーダイオードを保護する。

上記の個別保護回路は非常によく機能するが、個別部品
は望間と性能上の必要条件との点で互に妥協している。

更に、数個の個別部品は自動車メーカーにとって比較的
高くつく。

従って、上述した個別保護回路の代わりとなる簡単で信
頼以が高く、安価な固体回路が必要となる。

発明の要約 従って、本発明の目的は、改良された低抵抗スイッチを
提供することである。

本発明のもう１つの目的は、改良された電圧保護回路を
提供することである。

本発明の更にもう１つの目的は、その入力を横切って起
きるかもしれない、放置すると損傷を与える極端な電圧
状態に対してそこに結合されている負荷回路を緩衝する
６端子集積低抵抗スイツチを提供することである。

本発明のもう１つの目的は、入力と出力との間の電圧損
失を最小にする一方で、スイッチに接続されている負荷
を放置するとその負荷に損傷を与えるかもしれない電圧
トランジェントから保護するため自動車システムに用い
るのに適した低抵抗のモノリシック集積スイッチ回路を
提供することである。

更にもう１つの目的は、通常の場合には制御回路部品の
電位より高い電位で動作する集積回路の基板によって形
成されたコレクタを有する直列パストランジスタを有す
るモノリシック集積保護回路を提供することである。

本発明のもう１つの目的は、トランジスタスイッチの導
通な制御することであり、トランジスタスイッチに印加
された入力電圧にはゾ等しい電圧ですべてのエピタキシ
ーＹル領域がバイアスされて動作する回路を提供するこ
とである。

上記の、およびその他の目的に従い、その回路の入力と
出力との間に結合された主伝導パスおよびフィードバッ
ク回路ならびに制御回路が結合されている制御電極を有
する直列パストランジスタを含むモノリシック集積電圧
トランジェント保護回路が提供されておりそこでは直列
パストランジスタは第１しきい値を超えて入力に現われ
る入力信号に応答して導通状態になり飽和状態に駆動さ
れて回路の出力に接続している負荷手段によって要求さ
れる負荷電流だけを供給し、また所定値を超える制御回
路の入力における信号に応答して直列パストランジスタ
は非導通状態になって極端な電圧逸脱（ｅｘｃｕｒ＠１
ｏｎｓ　）から負荷手段を保護する。

発明の詳細説明 第１図をみると、既知の工程技術を用いてモノシリツク
集積回路の形で製造するのに適した本発明の回路１０が
示されている。保護回路１ｏは入力端子１２．出力端子
１４および共通端子１６を含む６端子回路である。保護
回路１０は標準的な３端子１０〜２２０パワーパツケー
ジに包装してもよい。

直列パスＰＮＰトランジスタ又は電子制御デバイス２０
は、入力端子１２と出力端子１６との間に結合されたコ
レクタ２０＆を含むエミッタおよびコレクタを有する。

後述するように、端子１２および１６０両端を〔印加さ
れる外部信号に応答して、トランジスタ２０は低抵抗パ
スを提供して出力端子１４と共通端子１６０間に出力信
号を供給し、そこを横切って結合される負荷回路を駆動
させる。

直列パススイッチトランジスタ２０の伝導はＤＭＯ８電
界効果トランジスタ（ＦＥＴ）２’Ｏを含む制御回路）
［よって制御され、このＦＥＴ　２０のソース−ドレイ
ンパスはトランジスタ２００ベースと共通端子１６との
間に結合されている。外部から印加される信号の大きさ
くｍａｇｎｉｔｕｄｅ）がＰＮＰ　トランジスタ２４を
順バイアスさせる低しきい値を超えると、電流がコレク
タ２４＆から抵抗２６を通って流れてＤＭ０８　ＦＥＴ
２８のゲートをプルアップ（ｐｕｕｕｐ）　Ｌ　、それ
によってＦＥＴ　２Ｂを導通状態にする。ＦＥＴ　２Ｂ
はそのソーヌードレインを介して電流パスを与え、電流
は抵抗６０を介してトランジスタ２４０ベースから共通
端子１６に流れる。従ってＮＭＯ８ＦＥＴ　３２のゲー
トは順バイアスされてこのＦＥＴを導通状態にし、それ
によりＦＥＴ　２Ｂのゲートにフィードバック動作を与
える。これによってコレクタ２４ａが調整され、ＦＥＴ
６２のしきい値電位値を抵抗６ｏの大きさで割った値に
等しい値に僅かな電流を加えた電流を抵抗２６を介して
供給する。トランジスタ２４のコレクタ２４ｂはこの電
流を反射させ（ｍｉｒｒｏｒ　）て抵抗６６を通る電流
源を提供し、これは正電位が抵抗３４を介してトランジ
スタのゲートに印加されるとＦＥＴ　２２を導曲状態に
する。従って、ベース導通パスが与えられるとトランジ
スタ２ｏは導通状態になる。

外部から印加された信号が上記のしきい値を超えて増大
すると、トランジスタ２ｏは端子１４および１６を横切
って接続されている負荷とは無関係に飽和状態に向って
強く駆動される。後述するように、コレクタ２０ａを含
むトランジスタ２ｏの構造は低入カー出カ′市圧低下が
エミッタおよびコｊ／クタを横切って起きるようになっ
ており、そこでは出力端子１４に発生した電圧は印加さ
れた外部信号の大きさにはゾ等しい。従って、印加され
た信号が上記のしきい値を超えて増大すると、トランジ
スタ２０は飽和状態に駆動され、電流は出力端子１４に
結合された負荷エレクトロニクスが必要とする電流だけ
を供給するのに必要なベース値だけをζ制御回路によっ
て調整される。トランジスタ２０を通る電流はＦＥＴ　
２２の伝導を制御することによって調整される。ＦＥＴ
　２２を通る電、流の流れを減少させることによりトラ
ンジスタ２０の導電率は低下し、その電流の流れを増大
させることによりトランジスタ２０の導電率は高くなる
。

抵抗２０を通る電流を調整するためにいくつかの機構が
具えられている。本発明の重要な局面は、保護回路の効
率、即ち必要なベース電流量と出力端子１４において供
給される出力電流との比である。

最大効率をつるためには負荷によって必要とされるのと
同様に十分なベース電流だけがＦＥＴ　２２を介してト
ランジスタ２０から供給されなげればならない。最大効
率を保証するために、トランジスタ２０が飽和状態にな
る時を感知する飽和感知および停止フィードバックバス
が具えられている。トランジスタ２０が飽和状態になる
と、電流は感知コレクタ３６．抵抗６８および４０を含
むフィードバックパスな介して端子１６に供給される。

このフィードバックパスはＮＭＯ８ＦＥＴ　４２のゲー
ト−ソース乞順バイアスする。従ってＦＥＴ　４２は導
通状態になってトランジスタ２２のゲートをプルダウン
（ｐｕｔｔｄｏｗｎ　）し、それによりトランジスタ２
０・＼のベース電流ドライブをトランジスタ２０の飽和
状態を必要とされる負荷電流に維持するのに必要な値だ
けに減少させる。

コレクタ２０ａを含むトランジスタ２０は垂直ＰＮＰ構
造である、即ちコレクタ２Ｄａは集積回路のＰ形基板の
一部によって形成されている。トランジスタのベースは
基板上に形成されているエピタキシャル領域によって形
成されており、エミッタは理解されるよ）にエピタキシ
ャル層内に拡散されていてもよいＰ影領域によって形成
されている。飽和感知（Ｓθｎｓｅ　）フィードバック
パスは基板によって形成されているエミッタ、トランジ
スタ２ｏと共通のエピタキシャル層によって形成されて
いるベースおよび別個のＰ影領域によって形成されてい
るコレクタ領域とを有するトランジスタによって形成さ
れている。集積回路の基板−エピタキシャル接合がトラ
ンジスタ２０が飽和状態になることによって順バイアス
されると、フィードバック電流は飽和感知トランジスタ
の感知コレクタ３６によって集められる。

上記からみて、代表的な動作の場合には、基板（トラン
ジスタ２０のコレクタ２’Ｏａ　）は制御回路より高い
電位で動作する点に注目すべきである。典型的な場合に
はバイポーラ集積回路の基板は最も負の電位に維持され
るのでこれは一般的な場合ではない。

保護回路１０はまた短絡電流保護を行い、端子１４にお
いて供給される出力電流を所定の最大値に制限する。こ
の出方電流はコレクタ２０ｂを介して継続的に監視され
る。コレクタ２０ｂはトランジスタ２０のエミッターベ
ース領域の横の方に形成されている。コレクタ２０ｂを
通る電流は抵抗２０を通って流れ、端子１６ヲ介して大
地基準に流れる。短絡状態が起きると、コレクタ２０ａ
および２０ｂを通って流れる電流は、抵抗４０両端の電
圧低下がトランジスタ４２を導通させるのに十分な値に
達するまで比例的に増加する。この状態はＦＥＴ　２２
を順バイアスさせ、ＦＥＴ　２２の導ｊＭ性が低下して
いるのでＦＥＴ２２を通って流れるトランジスタ２０・
＼のベース電流ドライブを減少させる。従って、直列パ
ストランジスタ２０によって端子１４に供給される電流
は最大値に増加しつるだけであって、その後この値は一
定に保たれる。

マルチコレクタトランジスタ４４および直列接続ツェナ
ーダイオード４６　、４８および５０および抵抗５２を
含む回路によって過電圧保護が行われる。入力端子１２
に印加される電圧が所定値、例えば＋２８ボルトを超え
ると、ツェナーダイオードの組合せた降伏′「（ｉ圧を
超える。この状態はトランジスタ４２のゲートに電圧を
生じさせ、そのゲートを導通状態にし、それによってＦ
ＥＴ　２２を非導通状態にする。この動作はトランジス
タ２０・＼のベースドライブを抑止する。従って、（ツ
ェナーダイオードのツェナー降伏電圧によってセットさ
れた）所定値を超える正電圧トランジェントが出力端子
１４において現われるのが緩衝される。

保護回路１０はまた集積チップの電力消費および／又は
周囲温度が所定温度値を超えるとトランジスタ２０をオ
フにする熱停止回路を含む。従ってもし周囲温度に集積
回路の温度を加えた温度が゛磁力消費によってこの所定
温度を超えると、トランジスタ２０は停止して、保護回
路およびそこに接続された負荷エレクトロニクスの両方
を保護する。熱停止は電源５４．トランジスタ５６およ
び抵抗５８によって行われる。

電流源５４は任意の周知のΔＶ工／Ｉｎ流発生回路を用
いて正温度係数（ＴＣ）電流を発生させる。正ＴＣ電流
は抵抗５８を通って共通端子１６に供給される。

従って、理解されるように所定の正温度係数を有する抵
抗５８両端に電圧が生じる。チップの温度が上昇するに
つれて、抵抗５８両端に生じる電圧は高くなる一方でト
ランジスタＶゆしきい゛磁圧は低下する。所定の７Ｆａ
ＩＸでトランジスタ５６はオンになりＦＥＴ４２のゲー
Ｉｆプルアップする。この結果トランジスタ２２および
２０はいづれも回路電力散逸を調整し、今度はチップ温
度を非破壊値に制限する。

ツェナーダイオード６０はＦＥＴ　４２のゲートと共Ｉ
’ｍ　端子１６０間に結合されていて、所定の電圧にお
いてゲートラフランプしてゲートを保護する。従って、
ダイオード６０はトランジスタ４２のゲートにおける電
圧が入力１２に現われる茜電位によってツェナーダイオ
ードの降伏電圧に達すると導通状態になり、ツェナーダ
イオード４６−５０を介して供給される過剰の′電流を
分路する。

負電圧トランジェント保護はあらゆる場合に入力端子１
２に接続されたＰＮ接合、即ちトランジスタ２０　、２
４および４４のエミッタを有することによっテ行われる
。これらのトランジスタのエミッターベース接合は商逆
電圧降伏特性を示し、入力端子１２に現われるかもしれ
ないいかなる負′准圧トランジェントに対して出力端子
１４ヲ緩衛する。

保護回路１０に取り入れられ（いるもう１つの特徴は、
入力端子１２に現わｔ６商い正トランジェント入力電圧
の期間中トランジスタ２０の逆降伏電圧（ＢＶｅｅｏ）
を延長することである。トランジスタ２００ペースに結
合されているトランジスタ４４の追加のコレクタは、ト
ランジスタ４４が導通状態になるとトランジスタ２０か
らの漏洩電流を供給する。従って、トランジスタ２２が
非導通状態になったことによってトランジスタ２００ペ
ースを本質的に開路にするいかなる高入力電圧状態もト
ランジスタ４４がトランジスタ２０によって引き出され
た漏洩電流を提供することを可能にする。

典型的な場合には、保護回路１０は、上述した機構のう
ちの１つにトランジスタ２００ベース電極を開路するこ
とによりトランジスタ２０を停止させて異常電圧トラン
ジェントに対して負荷エレクトロニクスを緩衛する。正
常な動作状態では、トランジスタ２０は低抵抗スイッチ
として動作し、このスイッチは高入力電圧状態では開に
させられて入力から負荷エレクトロニクスをしゃ断する
。

今日のマイクロブロセツザ制御自動車システムにおいて
は、その直列パストランジスタ２０は何時でもマイクロ
プロセッサからの適当な制御信号によって開くことがで
き、又はオフにすることができ、トランジスタ４２のゲ
ートを正にすることによってトランジスタ２２を非導通
状態にする。この方法により、トランジスタ４２のゲー
トに結合された１つの追加制御ピンを必要とする保護回
路１００機能性を商めることか可能である。

更に、保護回路とともにチップ上に含めてもよい調整さ
れた予備電圧供給離動メモリ回路のような追加の機能素
子を同−ＩＣチップ上に実施することは、上記に説明し
た保護回路にかんがみ当業者の技術範囲に十分含まれる
ものと思われる。

更に、線形（非飽和）モードにある直列パストランジス
タを制御するための回路を実施し出力電圧又は電流調整
を行うことも本発明の教示にかんがみ当業者の技術範囲
内にあるものと思われる。

要約すると、本発明の保護回路１０によっていくつかの
主要な特徴が提供されている。この集積保護回路はその
回路の入力に現われる±１２５ボルトトランジェントに
耐えることができ、一方ではその電圧に対して負荷エレ
クトロニクスを緩衝する。

更に、この保護回路はその両端においてきわめて低い入
力−出力電圧低下を示すので出力電圧は所定値まで入力
電圧を殆んどトラック（ｔｒａｃｋ）　Ｌ、その後出力
は開路となる。本発明のもう１つの新規な特徴は、スイ
ッチング直列パストランジスタ２゜の垂直構造により、
そのなかに制御回路が形成されているエピタキシャル層
よりも高い電圧レベルで基板（トランジスタ２０のコレ
クタ）が動作することである。更に、垂直ＰＮＰ構造を
用いることでいくつかの利点が与えられ、そのなかには
保護回路を成形するのに要するダイの大きさを大幅に縮
小できることが含まれている。更に、はるかに弱い予備
電流を発生させるより高いベータが実現されるので、垂
直ＰＮＰ構造は保護回路の効率を高める。

本発明の１局面は１個の集積チップ上にパイボ−ラプロ
セス技術とＭＯＳプロセス技術とを組付せることであり
、そこではＤＭＯ’Ｓ　ＩｌＪ御回路は垂直ＰＮＰ　＋
Ｅｆ　列パスデバイスのコレクタよりも低い電位で動作
する。標準的なバイポーラデバイスが耐えることのでき
ない、保護回路の入力において起きるかもしれない商い
正電圧逸脱（ｓｘｃｕｒｓｊｏｎ）に耐えるためＤＭＯ
９’ｆ用いることが必要となる。

【図面の簡単な説明】

第１図は本発明の電圧保護回路を示す概略図である。

Claims (1)

1. 【特許請求の範囲】 １、　回路の入力および出力にそれぞれ結合されたエミ
   ッタおよびコレクタとベースとを有する垂直構造ｐＮＰ
   　トランジスタな含み、前記コレクタは集積回路を含む
   基板の一部分によって形成され、前記ベースは集積回路
   のエピタキシャル層の領域によって形成され、前記エミ
   ッタは前記エピタキシャル層の領域に形成されているモ
   ノリシック集積回路にして、 集積回路の入力に印加された外部信号に応答するエピタ
   キシャル層に形成され、　ＰＮＰ　）ランジスタの伝導
   を制御し、前記ＰＮＰトランジスタは飽和状態に駆動さ
   れる傾向を示す制御回路と、前記ＰＮＰ　）ランジスタ
   が飽和状態に駆動される時を感知し、フィードバック制
   御信号を前記制御回路の人力に白え、コレクタ電流に比
   べて前記ＰＮＰ　）ランジスメのベース電流ドライブを
   最小にし、基板を前記エピタキシャル層より高い正電位
   に維持する感知回路と、を具えることを特徴とする電圧
   トランジェント保護回路。 ２、回路の入力と制御回路との間に結合され、所定値を
   超える外部信号に応答してそこ・＼制御信号を与えるの
   でＰＮＰ　）ランジスタを非導通状態ニする保護回路、
   を具えることを特徴とする特許請求の範囲第１項記載の
   回路。 ３、所定値を超える前記ＰＮＰ　）ランジスメのコレク
   タ電流に応答する前記制御回路の前記入力に結合されて
   おり、制御信号を前記制御回路に与えてはゾ前記所定値
   において前記コレクタ電流を調整する短絡保護回路を具
   えることを特徴とする特許