JPS59132059A - Dual type operation processing device - Google Patents
Dual type operation processing deviceInfo
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- JPS59132059A JPS59132059A JP58006214A JP621483A JPS59132059A JP S59132059 A JPS59132059 A JP S59132059A JP 58006214 A JP58006214 A JP 58006214A JP 621483 A JP621483 A JP 621483A JP S59132059 A JPS59132059 A JP S59132059A
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- arithmetic processing
- synchronization
- processing circuit
- circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はそれぞれの演算処理を行なう複数の演算処理回
路を互に高速バスに対して並列に接続したいわゆるプー
アルタイプの演算処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a so-called Puar type arithmetic processing device in which a plurality of arithmetic processing circuits each performing arithmetic processing are connected in parallel to a high-speed bus.
従来例の構成とその問題点
一般にプーアルタイプの演算処理装置では高速バスに対
して互に並列に接続される複数の演算処理回路を互に同
期させて動作させる必要がある。Conventional Structures and Problems Generally, in a Puar type arithmetic processing device, it is necessary to operate a plurality of arithmetic processing circuits connected in parallel to a high-speed bus in synchronization with each other.
従来よシこの種の同期をとる場合、別に共通のメモリー
を用意し、マスター側の演算処理回路で上記メモリーに
データをメモリーし、スレーブ側の演算処理回路で常に
これを読取ることによシ同期がとれているかどうかを検
知するようにしている。Conventionally, when achieving this type of synchronization, a separate common memory is prepared, data is stored in the memory by the arithmetic processing circuit on the master side, and this is constantly read by the arithmetic processing circuit on the slave side. It is designed to detect whether or not it is removed.
しかしながら、この種のものでは、別個に共通のメモリ
ーを必要とし、また、専用の高速データポートを必要と
するため、全体としてその構成が複雑になシ、比較的コ
スト高になるという問題があった。However, this type of device requires a separate common memory and a dedicated high-speed data port, making the overall configuration complex and relatively expensive. Ta.
発明の目的
本発明は以上のような従来の欠点を除去するものであシ
、簡単な構成で比較的容易に演算処理回路間の同期を検
知することができ、しかも演算処理回路の増減設に対し
ても比較的容易に対応できる優れたテユアルタイプの演
算処理装置を提供することを目的とするものである。OBJECTS OF THE INVENTION The present invention eliminates the above-mentioned drawbacks of the conventional technology.It has a simple configuration, allows relatively easy detection of synchronization between arithmetic processing circuits, and is easy to increase or decrease the number of arithmetic processing circuits. It is an object of the present invention to provide an excellent dual-type arithmetic processing device that can be relatively easily handled.
発明の構成
本発明は各演算処理回路にパラレル型式のデータをシリ
アル型式のものに変換する同期制御回路を設け、これら
の同期制御回路のシリアルインプット、アウトプットボ
ート（以下ＳＩＯポートという）を互に接続し、マスタ
ー側の演算処理回路より上記マスク側の演算処理回路に
接続された同期制御回路、ｓ１ｏボート、スレーブ側の
演算処理回路に接続された同期制御回路を介してスレー
ブ側の演算処理回路にパラレル型式の同期信号を伝送し
、スレーブ側の演算処理回路で自己のパラレル型式の同
期信号と比較し、その結果を上記同期制御回路、８１０
ポート、同期制御回路を介してマスター側の演算処理回
路に伝送するように構成したものである。Structure of the Invention The present invention provides each arithmetic processing circuit with a synchronous control circuit that converts parallel type data into serial type data, and connects the serial input and output ports (hereinafter referred to as SIO ports) of these synchronous control circuits to each other. The arithmetic processing circuit on the slave side is connected to the arithmetic processing circuit on the master side through the synchronous control circuit connected to the arithmetic processing circuit on the mask side, the s1o boat, and the synchronous control circuit connected to the arithmetic processing circuit on the slave side. A parallel type synchronization signal is transmitted to the slave side arithmetic processing circuit, and the slave side arithmetic processing circuit compares it with its own parallel type synchronization signal, and the result is sent to the synchronization control circuit, 810.
The data is configured to be transmitted to the arithmetic processing circuit on the master side via a port and a synchronous control circuit.
実施例の説明
第１図は本発明の演算処理装置における一実施例の概略
ブロック図である。第１図において１．２はそれぞれ互
に並列に配置された演算処理回路、３．４は演算処理回
路１．２に接続され、演算処理回路１．２からのパラレ
ル型式の同期信号をシリアル型式のものに変換する同期
制御回路、５は同期制御回路のＳＩＯポート、６．７は
それぞれ高速データバス８と演算処理回路１．２０間に
接続された高速データバス制御回路である。DESCRIPTION OF EMBODIMENTS FIG. 1 is a schematic block diagram of an embodiment of an arithmetic processing device of the present invention. In Fig. 1, 1.2 are arithmetic processing circuits arranged in parallel, and 3.4 is connected to the arithmetic processing circuit 1.2. 5 is an SIO port of the synchronous control circuit, and 6.7 is a high-speed data bus control circuit connected between the high-speed data bus 8 and the arithmetic processing circuits 1 and 20, respectively.
上記実施例において、演算処理回路１．２はそれぞれデ
ータバスを介して図示していない各種回路、機器との間
でデータの授受を行ない、これらの回路、機器を制御す
るように構成されている。In the above embodiment, the arithmetic processing circuits 1 and 2 are configured to send and receive data to and from various circuits and devices (not shown) via data buses, and to control these circuits and devices. .
そして、更に演算処理回路１．２のデータバスは高速デ
ータバス制御回路６．７を介して高速データバス８に接
続され、演算処理回路１．２間でもデータの授受を行な
うように構成されている。したがって、これらの演算処
理回路１．２は互に同期して動作することが必要である
。Furthermore, the data bus of the arithmetic processing circuit 1.2 is connected to the high-speed data bus 8 via the high-speed data bus control circuit 6.7, and data is exchanged between the arithmetic processing circuits 1.2 as well. There is. Therefore, these arithmetic processing circuits 1.2 must operate in synchronization with each other.
以下、演算処理回路１．２の同期検出について第２図、
第３図を用いて説明する。Below, the synchronization detection of the arithmetic processing circuit 1.2 is shown in Fig. 2.
This will be explained using FIG.
第２図は演算処理回路１．２によって作られる同期信号
の基本フォーマットを示したものであり、４ビ、トの同
期コマンド、４ビツトの第１パラメータ、８ピツトの第
２パラメータ、８ビツトの第３パラメータより成る８ビ
、トのパラレル型式の同期信号であることを示している
。Figure 2 shows the basic format of the synchronization signal created by the arithmetic processing circuit 1.2, which consists of a 4-bit synchronization command, a 4-bit first parameter, an 8-bit second parameter, and an 8-bit synchronization command. This indicates that it is an 8-bit parallel type synchronization signal consisting of the third parameter.
今、演算処理回路１．２からのアドレスコード（図示せ
ず）により同期制御回路３．４がそれぞれ選択された状
態で、マスター側の演算処理回路１より第２図に示すよ
うな基本フォーマントの同期信号が現われると、これが
同期制御回路３によって７リアルに変換され、同期制御
回路４によって再ひパラレルに変換されてスレーブ側の
演算処理回路２に伝送される。したがって、ここで上記
同期信号がスレーブ側の演算処理回路２によって作られ
た上記第２図に示す基本フォーマットの同期信号と比較
きれ、両演算処理回路１．２が同期しているか否か判定
される。そして、その結果は丙び同期制御回路４、Ｓ
１０ボート５、同期制御回路３を介してマスター側の演
算処理回路１に伝送される。Now, with the synchronization control circuits 3 and 4 selected by the address codes (not shown) from the arithmetic processing circuits 1 and 2, the basic formant as shown in FIG. 2 is sent from the arithmetic processing circuit 1 on the master side. When the synchronization signal appears, it is converted into seven real signals by the synchronization control circuit 3, converted into parallel signals again by the synchronization control circuit 4, and transmitted to the arithmetic processing circuit 2 on the slave side. Therefore, the above-mentioned synchronization signal can be compared with the synchronization signal in the basic format shown in FIG. Ru. The results are as follows:
The signal is transmitted to the arithmetic processing circuit 1 on the master side via the 10-board 5 and the synchronous control circuit 3.
第３図はこの様子を示したものであシ、同期コマンドと
して’ ０１ ｔｔ処理の通番としての第１、第２パラ
メータとしてそれぞれｔ＋’０３ 、、 １１ Ｑ ８
ｔ＋データのサムコード、としての第３パラメータとし
て０２１、が現われだ場合を示している。今、マスター
側からスレーブ側に上記同期信号が伝送され、同期要求
されるとスレーブ側では先ず同期コマンド゛０１・・に
よシ上記同期要求を認識する。Figure 3 shows this situation, where the synchronization command is '01 tt, and the first and second parameters are t+'03,, 11 Q 8, and the serial number of the process, respectively.
The case where 021 appears as the third parameter as the sum code of t+data is shown. Now, when the synchronization signal is transmitted from the master side to the slave side and a synchronization request is made, the slave side first recognizes the synchronization request by a synchronization command "01".
同期要求を認識すると次いで処理の通番としての第１、
第２パラメータ” ０３、− ゞ゛ｏ８１、に対応する
処理としてスレーブ側で作成した同期信号中のデータの
サムコードが上記伝送された同期信号中のデータのサム
コード（第３パラメータ）”０２．。When a synchronization request is recognized, the first,
As a process corresponding to the second parameter "03, -ゞ゛o81," the sum code of the data in the synchronization signal created on the slave side is the sum code of the data in the transmitted synchronization signal (third parameter) "02. .
と一致するか否かを判定する。一致した場合には第３パ
ラメータをｏｏ・・に変換してマスター側に伝送し、不
一致の場合に１はＩＦ１ｉ１１、に変換してマスター側
に伝送する。Determine whether it matches or not. If they match, the third parameter is converted to oo... and transmitted to the master side, and if they do not match, 1 is converted to IF1i11 and transmitted to the master side.
このように１−上記実施例によれば演算処理回路間にパ
ラレル型式の同期信号をシリアル型式のものに変換する
同期制御回路をそれぞれ設け、一方の演算処理回路よシ
上記同期制御回路を介して他方の演算処理回路にパラレ
ル型式の同期信号を伝送し、他方の演算処理回路で自己
の同期信号と比較し両演算処理回路が同期しているが否
かを判定するように構成したものであり、別個に大型の
メモリーや専用の高速データバスを必要とせず全体とし
てその構成を著しく簡単にすることができる。In this way, 1-According to the above embodiment, a synchronization control circuit for converting a parallel type synchronization signal into a serial type is provided between the arithmetic processing circuits, and one of the arithmetic processing circuits is connected to the other arithmetic processing circuit via the above synchronization control circuit. A parallel type synchronization signal is transmitted to the other arithmetic processing circuit, and the other arithmetic processing circuit compares it with its own synchronization signal to determine whether or not both arithmetic processing circuits are synchronized. , the overall configuration can be significantly simplified without requiring a separate large memory or dedicated high-speed data bus.
そして、上記実施例によれば同期制御回路によりパラレ
ル型式の同期信号をシリアル型式のものに変換している
だめ、他の演算処理回路を追加したり、取り除いたりす
る場合でもＩＩＯボートの部分で接続、分離することに
より容易にそれを実行することができるという利点を有
する。また、上記実施例によれば同期信号の基本フォー
マットを第２図に示すように８ビツト３バイトのパラレ
ル型式のものにしており、しだがって同期制御回路３．
４を非常に簡単にかつ安価に構成することができる。し
かも、第一オーバランしないようにすることかできると
いう利点を有する。According to the above embodiment, since the synchronization control circuit converts the parallel synchronization signal to the serial synchronization signal, even if other arithmetic processing circuits are added or removed, they can be connected at the IIO board. , it has the advantage that it can be easily implemented by separating it. Further, according to the above embodiment, the basic format of the synchronization signal is an 8-bit, 3-byte parallel format as shown in FIG. 2, so that the synchronization control circuit 3.
4 can be constructed very simply and inexpensively. Moreover, it has the advantage of being able to prevent the first overrun from occurring.
発明の効果
スレーブ側の演算処理回路に伝送し、スレーブ側の演算
処理回路で上記パラレル型式の同期信号と自らの同期信
号上を互に比較し、両者の同期を検出するように構成し
たものであり、しだがって本発明によれば、簡単な構成
で正確に同期、非同期を検出することができ、しかも演
算処理回路の増減設にも容易に対応でき、実用上きわめ
て有利である。Effects of the Invention The slave side arithmetic processing circuit transmits the synchronization signal to the arithmetic processing circuit on the slave side, and the arithmetic processing circuit on the slave side compares the synchronization signal of the parallel type with its own synchronization signal to detect synchronization between the two. Therefore, according to the present invention, it is possible to accurately detect synchronization and asynchrony with a simple configuration, and it is also possible to easily cope with the increase or decrease in the number of arithmetic processing circuits, which is extremely advantageous in practice.
第１図は本発明の演算処理装置における一実施例の概略
プａツク図、第２図は同装置に使用する同期信号の基本
フォーマ、トを示す図、第３図は同実施例の動作を示す
説明図である。
１．２・演算処理回路、３．４・・・同期制御回路、５
・・シリアルインプット アウトプットポート、６．７
・・・高速データバス制御回路、８ ・高速データバス
。FIG. 1 is a schematic diagram of an embodiment of the arithmetic processing device of the present invention, FIG. 2 is a diagram showing the basic format of the synchronization signal used in the device, and FIG. 3 is the operation of the embodiment. FIG. 1.2. Arithmetic processing circuit, 3.4... Synchronous control circuit, 5
...Serial input output port, 6.7
...High-speed data bus control circuit, 8 - High-speed data bus.
Claims (1)
ル型式の同期信号をシリアル型式のものに変換する同期
制御回路を設け、これらの同期制御回路のシリアルイン
プット、アウトプットポートを互に接続し、上記マスタ
ー側の演算処理回路で得られたパラレル型式の同期信号
を上記同期制御回路を介して−Ｌ記スレーブ側の演算処
理回路にパラレル型式で伝送し、−ｈ記スレーブ側の演
算処理回路で上記パラレル型式の同期信号と上記スレー
ブ側の演算処理回路によって得られたパラレル型式の同
期信号とを比較し、このことによって両演算処理回路間
の同期、非同期を検出するように構成したチーアルタイ
ブの演算処理装置。A synchronization control circuit that converts a parallel type synchronization signal to a serial type is provided in each arithmetic processing circuit on the master side and slave side, and the serial input and output ports of these synchronization control circuits are connected to each other. The parallel synchronization signal obtained by the arithmetic processing circuit on the master side is transmitted in parallel to the arithmetic processing circuit on the slave side indicated by -L through the above synchronization control circuit, and the arithmetic processing circuit on the slave side indicated in -h transmits the above synchronization signal. Comparing the parallel type synchronization signal and the parallel type synchronization signal obtained by the slave side arithmetic processing circuit, and detecting synchronization or asynchrony between the two arithmetic processing circuits based on the comparison. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006214A JPS59132059A (en) | 1983-01-17 | 1983-01-17 | Dual type operation processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006214A JPS59132059A (en) | 1983-01-17 | 1983-01-17 | Dual type operation processing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132059A true JPS59132059A (en) | 1984-07-30 |
Family
ID=11632267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006214A Pending JPS59132059A (en) | 1983-01-17 | 1983-01-17 | Dual type operation processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132059A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9765904B2 (en) | 2009-06-23 | 2017-09-19 | Fujikoki Corporation | Diaphragm-actuated fluid control valve |
-
1983
- 1983-01-17 JP JP58006214A patent/JPS59132059A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9765904B2 (en) | 2009-06-23 | 2017-09-19 | Fujikoki Corporation | Diaphragm-actuated fluid control valve |
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