JPS5912826Y2 - oscillator - Google Patents

Description

【考案の詳細な説明】 本考案は発振器に関する。[Detailed explanation of the idea] The present invention relates to an oscillator.

例えば磁気記録再生装置ではセルフクロッキング可能な
記録方式が採用されており、入力データからクロック信
号を生成している。For example, a magnetic recording/reproducing device employs a self-clocking recording method, and generates a clock signal from input data.

また、データ復調システム等においても人力データがら
クロック信号を生成している。In addition, clock signals are also generated from human data in data demodulation systems and the like.

この場合、クロック信号生成のために位相同期システム
が必要であり、この位相同期システムとしてはＰＬＬ
（Ｐｈａｓｅ−Ｌｏｃｋ−Ｌｏｏｐ）回路と呼ばれる閉
ループ制御回路技術が広く用いられている。In this case, a phase synchronization system is required to generate the clock signal, and this phase synchronization system includes a PLL.
A closed-loop control circuit technique called a (Phase-Lock-Loop) circuit is widely used.

このＰＬＬ回路は、良く知られている様に電圧制御形発
振器によって得られる信号と、入力同期信号との位相比
較を行ない、その位相差に応じて前記電圧制御形発振器
の入力制御電圧を変化させるものである。As is well known, this PLL circuit compares the phase of a signal obtained by a voltage controlled oscillator with an input synchronizing signal, and changes the input control voltage of the voltage controlled oscillator according to the phase difference. It is something.

然し、例えば磁気記録再生装置において、入力データか
らクロック信号を生成する場合、前記位相同期システム
を構成する前記ＰＬＬ回路の電圧制御形発振器に対して
は、さらに特別の動作条件が加重される。However, when a clock signal is generated from input data in a magnetic recording/reproducing device, for example, special operating conditions are placed on the voltage-controlled oscillator of the PLL circuit that constitutes the phase synchronization system.

その１つは、入力同期信号との再同期を行なうために電
圧制御形発振器の発振を一時的に停止させる必要がある
という条件であり、もう１つは一時的に発振を停止させ
た後発振を再開する場合、定められた位相で該発振を開
始しなければならないことである。One of these conditions is that the oscillation of the voltage controlled oscillator must be temporarily stopped in order to resynchronize with the input synchronization signal, and the other is that the oscillation of the voltage controlled oscillator must be temporarily stopped in order to resynchronize with the input synchronization signal. When restarting the oscillation, the oscillation must be started at a predetermined phase.

俤って本考案の目的は、上記２つの動作条件を満足し得
る、いわゆるスタート・ストップ可能な発振器を提案す
ることである。SUMMARY OF THE INVENTION The object of the present invention is to propose a so-called start-stop oscillator that can satisfy the above two operating conditions.

上記目的に従い本考案は、電圧制御形発振器としてエミ
ッタ容量結合形無安定マルチバイブレー夕回路を用い、
該回路を構成する一対のシュミット回路の一方を所定の
電位にクランプすることにより発振を停止し、一方その
クランプを解除して発振を再開するようにしたことを特
徴とするものである。In accordance with the above objectives, the present invention uses an emitter capacitively coupled astable multivibrator circuit as a voltage controlled oscillator,
The oscillation is stopped by clamping one of a pair of Schmitt circuits constituting the circuit to a predetermined potential, and the oscillation is restarted by releasing the clamp.

以下図面に従って本考案を説明する。The present invention will be explained below according to the drawings.

第１図は本考案が適用される電圧制御形発振器を含む位
相同期システムを示すブロック図である。FIG. 1 is a block diagram showing a phase synchronization system including a voltage controlled oscillator to which the present invention is applied.

本図において、ブロック１１．１２および１３は従来よ
り存在する部分であり、ブロック１１は位相差検出器、
ブロック１２はループフィルタ、ブロック１３は電圧制
御形発振器である。In this figure, blocks 11, 12 and 13 are conventional parts, and block 11 is a phase difference detector,
Block 12 is a loop filter, and block 13 is a voltage controlled oscillator.

位相差検出器１１は入力同期信号Ｓｉｎと発振器１３か
らの帰還出力同期信号Ｓ。The phase difference detector 11 receives an input synchronizing signal Sin and a feedback output synchronizing signal S from the oscillator 13.

ｕｔとを受信し、その位相差を検出する。ut and detect the phase difference.

この位相差に対応した電圧をループフィルタ１２にて帯
域制限し、該ループフィルタ１２の出力をもって発振器
１３の発振制御入力とする。The voltage corresponding to this phase difference is band-limited by a loop filter 12, and the output of the loop filter 12 is used as an oscillation control input for an oscillator 13.

第１図において、ブロック１４はクランプ回路であり、
本考案に基づき付加された部分である。In FIG. 1, block 14 is a clamp circuit;
This is a part added based on the present invention.

クランプ回路１４は、前記入力同期信号Ｓ、。The clamp circuit 14 receives the input synchronization signal S.

と発振スタート・ストップ指令信号Ｓ５とを受信し、そ
の制御出力ｑによって発振器１３の、すなわち位相同期
システム１０の発振スタート、発振ストップを制御する
。and an oscillation start/stop command signal S5, and controls the oscillation start and oscillation stop of the oscillator 13, that is, the phase synchronization system 10, by the control output q.

第１図におけるブロック１３および１４をさらに詳細に
示したのが第２図である。FIG. 2 shows blocks 13 and 14 in FIG. 1 in more detail.

第２図において１３および１４で示す実線により包囲さ
れた部分が、前記の発振器およびクランプ回路である。The portions surrounded by solid lines 13 and 14 in FIG. 2 are the oscillator and clamp circuit described above.

先ず、発振器１３についてみると、トランジスタＱ１は
負荷抵抗Ｒｃ１を通して電源Ｖｃｃに接続し、トランジ
スタＱ２は負荷抵抗Ｒｃ２を通して該電源■ｃｃに接続
する。First, regarding the oscillator 13, the transistor Q1 is connected to the power supply Vcc through a load resistor Rc1, and the transistor Q2 is connected to the power supply Vcc through a load resistor Rc2.

またトランジスタＱ１およびＱ２は、両エミッタ間に容
量Ｃが接続されると共に、該容量Ｃをリニヤに放電せし
める定電流源Ｓ１およびＳ２共に発振同波数制御電圧Ｖ
Ｃを受信するが前記エミッタの各々に接続される。In addition, a capacitor C is connected between both emitters of the transistors Q1 and Q2, and constant current sources S1 and S2 that linearly discharge the capacitor C have an oscillating same wave number control voltage V
C is connected to each of the emitters.

トランジスタＱ３．Ｑ４および定電流源Ｓ３は差動入力
定電流スイッチ回路を構成する。Transistor Q3. Q4 and constant current source S3 constitute a differential input constant current switch circuit.

また、差動入力電流スイッチを構成するトランジスタＱ
３．Ｑ４は他方においてそれぞれトランジスタＱ１．Ｑ
２と協働し、シュミット回路を構成する。Also, the transistor Q constituting the differential input current switch
3. Q4 on the other hand respectively transistors Q1. Q
2 to form a Schmitt circuit.

トランジスタＱ１およびＱ３からなる第１のシュミット
回路およびトランジスタＱ２およびＱ４からなる第２の
シュミット回路のうち、一方のシュミット回路の出力が
容量Ｃを介して他方のシュミット回路に帰還され、エミ
ッタ容量結合形無安定マルチバイブレークからなる発振
器としての動作が実現される。Output of one Schmitt circuit is fed back to the other Schmitt circuit through a capacitor C, and an emitter capacitive coupling type is formed. Operation as an oscillator consisting of astable multi-byte breaks is realized.

第２図に示した発振器１３に対し発振ストップ、発振ス
タートを行なう際、容量Ｃに異常な充電がされたり、あ
るいは全く充電がなされていながったりして、次に行な
われる発振スタート時において、発振開始の位相が全く
ランダムになり、位相同期システムとしては重大な支障
となった。When stopping and starting oscillation for the oscillator 13 shown in FIG. 2, the capacitor C may be charged abnormally or not charged at all. , the phase at which the oscillation started was completely random, which was a serious problem for a phase-locked system.

このため、通常は発振器１３に対して発振ストップ、発
振スタートをかけないのが一般的であった。For this reason, it has been common practice not to apply oscillation stop or oscillation start to the oscillator 13.

そこで本考案は、発振ストップ後すなわち発振スタート
前における容量Ｃの充電電圧初期値を一定の値にクラン
プするようにする。Therefore, in the present invention, the initial value of the charging voltage of the capacitor C after the oscillation is stopped, that is, before the oscillation is started, is clamped to a constant value.

このクランプされた容量Ｃの充電状態から、次の発振ス
タートをかければ最初の発振周波数は今までの発振周波
数と同一の周波数でスタートすることになる。If the next oscillation is started from this clamped charging state of the capacitor C, the first oscillation frequency will start at the same frequency as the previous oscillation frequency.

前記クランプの手段として、本考案はトランジスタＱ３
のベースレベルを一定のレベルに保持することとする。As the clamping means, the present invention uses a transistor Q3.
The base level of is maintained at a constant level.

この場合、トランジスタＱ０を飽和させないようなレベ
ルでクランプされなければならない。In this case, it must be clamped at a level that does not saturate transistor Q0.

トランジスタＱ１を飽和させないことにより、容量Ｃの
放電電流値は小さく抑制され、電流スイッチＱ３．Ｑ４
はそのスイッチ動作を停止し、トランジスタＱ３がオン
、トランジスタＱ４がオフとなりこの状態を維持し発振
が停止する。By not saturating the transistor Q1, the discharge current value of the capacitor C is suppressed to a small value, and the current switch Q3. Q4
stops its switching operation, transistor Q3 is turned on, transistor Q4 is turned off, this state is maintained, and oscillation is stopped.

この結果、トランジスタＱ１のベースはＨレベル、トラ
ンジスタＱ２のベースはＬレベルで固定される。As a result, the base of transistor Q1 is fixed at H level and the base of transistor Q2 is fixed at L level.

その後トランジスタＱ２のエミッタレベルが下降しこれ
がオンとなるところまで下降したとき、容量Ｃに対する
電流の通電は停止し、この状態のまま容量Ｃの充電状態
が保持される。Thereafter, when the emitter level of the transistor Q2 falls to the point where it turns on, the current flow to the capacitor C is stopped, and the charged state of the capacitor C is maintained in this state.

この充電状態は、常に一定であり、最初の起動周期も一
定になる。This state of charge is always constant, and the initial activation cycle is also constant.

第２図において、前述のクランプ操作を行なうのがクラ
ンプ回路１４で゛ある。In FIG. 2, a clamp circuit 14 performs the aforementioned clamping operation.

クランプ回路１４は例えばトランジスタＱ５および抵抗
Ｒ５と、該トランジスタＱ５をスイッチング制御するフ
リップフロップ回路ＦＦからなり、該フリップフロップ
回路ＦＦは、発振スタート・ストップ指令信号Ｃ５が発
振ストップ衡止を行なったとき、トランジスタＱ５をオ
ンとして、トランジスタＱ３のベースレベルを、抵抗Ｒ
ｃ０およびＲ８で分圧した値にクランプする。The clamp circuit 14 includes, for example, a transistor Q5, a resistor R5, and a flip-flop circuit FF that controls switching of the transistor Q5. Turn on transistor Q5 and set the base level of transistor Q3 to resistor R.
Clamp to the value divided by c0 and R8.

一方発振スタート・ストップ指令信号Ｃ５が発振スター
”ト指示を行ない且つ入力同期信号Ｓｌｎを受信したと
き、この受信のタイミングで発振を開始する。On the other hand, when the oscillation start/stop command signal C5 instructs to start oscillation and the input synchronization signal Sln is received, oscillation is started at the timing of this reception.

第３図は、トランジスタＱ５のオン・オフ状態と出力Ｏ
ＵＴにおける０ＵＴ１および０ＵＴ２の波形を示すタイ
ムチャートであり、トランジスタＱ５がオンの期間Ｔ１
では０ＵＴ１，０ＵＴ２共に出力を停止しており（発振
非動作）、トランジスタＱ５がオフの期間Ｔ２では０Ｕ
Ｔ１，０ＵＴ２が図示する関係で出力される（発振動作
）。Figure 3 shows the on/off state of transistor Q5 and the output O
It is a time chart showing the waveforms of 0UT1 and 0UT2 in UT, and the period T1 when transistor Q5 is on.
In this case, both 0UT1 and 0UT2 have stopped outputting (oscillation non-operation), and in period T2 when transistor Q5 is off, 0U
T1 and 0UT2 are output in the relationship shown (oscillation operation).

図示するとおり、０ＵＴ１（ＯＵＴ２）の発振開始時に
おける第１周期から周期は一定である。As shown in the figure, the period is constant from the first period at the start of oscillation of 0UT1 (OUT2).

第２図ではクランプ回路としてフリップフロップ回路Ｆ
ＦとトランジスタＱ５の構成を示したが、この例に限る
ことなく、抵抗Ｒ８にアノードにおいて直列接続するダ
イオードと、該ダイオードとそのカソードにおいて直列
接続するＴＴＬ回路とを組み合わせても実現できる。In Figure 2, a flip-flop circuit F is used as a clamp circuit.
Although the configuration of F and the transistor Q5 is shown, the configuration is not limited to this example, and can also be realized by combining a diode connected in series at the anode to the resistor R8, and a TTL circuit connected in series to the diode and its cathode.

この場合、■ｃｃ（第２図）を＋５■とすればＴＴＬ回
路の出力がＨレベルのときダイオードはカットオフし発
振スタートとなる。In this case, if cc (FIG. 2) is set to +5, the diode is cut off and oscillation starts when the output of the TTL circuit is at H level.

ＴＴＬ回路の出力がＬレベルのときトランジスタＱ３の
ベースは所定レベルにクランプされ発振ストップとなる
。When the output of the TTL circuit is at L level, the base of transistor Q3 is clamped to a predetermined level and oscillation is stopped.

最後に第２図における発振器１３の発振動作を説明して
おく。Finally, the oscillation operation of the oscillator 13 in FIG. 2 will be explained.

先ずトランジスタＱ３がオン、トランジスタＱ４がオフ
の状態とする。First, transistor Q3 is turned on and transistor Q4 is turned off.

トランジスタＱ３がオンであるから定電流源Ｓ３からの
電流はトランジスタＱ３側に流れる。Since the transistor Q3 is on, the current from the constant current source S3 flows to the transistor Q3 side.

このため、トランジスタＱ１のベースレベルがＨレベル
、トランジスタＱ２のベースレベルがＬレベルにある。Therefore, the base level of transistor Q1 is at H level, and the base level of transistor Q2 is at L level.

このＬレベルはアースのレベルである。This L level is the ground level.

最初の状態で容量Ｃに全くチャージがなされていないも
のとすると、トランジスタＱ１およびＱ２の両エミッタ
電位は同一レベルにある。Assuming that capacitor C is not charged at all in the initial state, both emitter potentials of transistors Q1 and Q2 are at the same level.

従ってトランジスタＱ２のエミッタ電位は、今ベースが
ＨレベルであるトランジスタＱ１のエミッタ電位と同一
であり、しかもトランジスタＱ２のベースがＬレベルで
あるから、トランジスタＱ２はオフとなる。Therefore, the emitter potential of transistor Q2 is the same as the emitter potential of transistor Q1 whose base is currently at H level, and since the base of transistor Q2 is at L level, transistor Q2 is turned off.

この時点より発振動作が開始する。Oscillation operation starts from this point.

トランジスタＱ２がオフであることから、定電流Ｉ２は
容量Ｃを経由して流れる。Since transistor Q2 is off, constant current I2 flows through capacitor C.

これにより容量Ｃは充電され、該容量Ｃのトランジスタ
Ｑ２側電位すなわちトランジスタＱ２のエミッタ電位が
リニヤに下降する（第４図に示す波形図ＩおよびＩＩに
おいて部分波形■参照、第４図ＩはトランジスタＱ１の
エミッタ電位ＱＥ□、第４図ＩＩはトランジスタＱ２の
エミッタ電位ＱＥ２の各波形を示す）。As a result, the capacitor C is charged, and the potential on the transistor Q2 side of the capacitor C, that is, the emitter potential of the transistor Q2, falls linearly. (FIG. 4 II shows the waveforms of the emitter potential QE2 of the transistor Q2.)

リニヤに下降するのは定電流源Ｓ２により定電流駆動（
電流Ｉ２）されるからである。The linear descent is caused by constant current drive (
This is because the current I2) is applied.

引続きエミッタ電位ＱＥ２はリニヤに下降し、トランジ
スタＱ２のベースがＬレベルでも、なお且つ該トランジ
スタＱ２をオンにするようなレベルまで下降する。The emitter potential QE2 continues to fall linearly to a level that turns on the transistor Q2 even if the base of the transistor Q2 is at the L level.

ついには時間ｔ１においてもトランジスタＱ２がオフか
らオンに反転する。Finally, at time t1, transistor Q2 is also inverted from off to on.

これまでトランジスタＱ４のベースは、トランジスタＱ
２がオフであることから、Ｖｃｃレベルと同じで゛Ｈレ
ベルであった。Until now, the base of transistor Q4 was
2 is off, it was at the H level, which is the same as the Vcc level.

一方トランジスタＱ３のベースは、トランジスタＱ１が
オンであることからＬレベルであった。On the other hand, the base of transistor Q3 was at L level since transistor Q1 was on.

かくして、トランジスタＱ３がオン、トランジスタＱ４
がオフという状態が安定に保たれていた。Thus, transistor Q3 is on and transistor Q4 is on.
The state of OFF was maintained stably.

それが今、トランジスタＱ２がオフ、からオンに反転し
たため、トランジスタＱ４のベースレベルが下降し、一
方、今までトランジスタＱ１を通して容量Ｃに供給され
た電流が減少する。Since the transistor Q2 has now been inverted from off to on, the base level of the transistor Q4 falls, and on the other hand, the current that has been supplied to the capacitor C through the transistor Q1 decreases.

従ってトランジスタＱ３のベースレベルは上昇し始め、
トランジスタＱ３のベースレベルＶＢ３とトランジスタ
Ｑ４のベースレベルＶＢ４が殆んど同レベルになったの
ち、トランジスタＱ３がオフ、トランジスタＱ４がオン
に反転する。Therefore, the base level of transistor Q3 begins to rise,
After the base level VB3 of the transistor Q3 and the base level VB4 of the transistor Q4 become almost the same level, the transistor Q3 is turned off and the transistor Q4 is turned on.

トランジスタＱ４がオンになったので、トランジスタＱ
２のベースはＨレベルになる。Since transistor Q4 is turned on, transistor Q
The base of 2 becomes H level.

このとき、トランジスタＱ１のベースはＬレベルになる
。At this time, the base of transistor Q1 becomes L level.

かくしてトランジスタＱ２のエミッタ電位はＨレベルに
なる。Thus, the emitter potential of transistor Q2 becomes H level.

ところが、容量Ｃの両端電圧は、急激には変化し得ない
ので、トランジスタＱ１のエミッタ電位はそのまま、容
量Ｃの高いレベルまで持ち上げられる（第４図のｔｌ）
。However, since the voltage across the capacitor C cannot change rapidly, the emitter potential of the transistor Q1 is raised to the high level of the capacitor C (tl in Figure 4).
.

従ってトランジスタＱ１は急激にカットオフとなり、こ
れに伴ってトランジスタＱ３のベースレベルもＨレベル
となり、該トランジスタＱ３はカットオフとなる。Therefore, the transistor Q1 suddenly becomes cut off, and accordingly, the base level of the transistor Q3 also becomes H level, and the transistor Q3 becomes cut off.

これにより、容量Ｃに通電すべき電流は、トランジスタ
Ｑ２を通して定電流Ｉ２として供給されることになる。As a result, the current to be applied to the capacitor C is supplied as a constant current I2 through the transistor Q2.

このため、トランジスタＱ４のベースレベルはさらに下
降し、トランジスタＱ３がオフ、トランジスタＱ４がオ
ンという、前述と逆の状態で安定する。Therefore, the base level of the transistor Q4 further decreases, and the transistor Q3 becomes stable in the opposite state as described above, with the transistor Q3 turned off and the transistor Q4 turned on.

この先、容量ＣはトランジスタＱ２を経由したルートで
定電流１１によりリニヤに放電することになる（第４図
Ｉの部分波形■参照）。From now on, the capacitor C will be linearly discharged by the constant current 11 via the transistor Q2 (see partial waveform ① in FIG. 4I).

そして時間ｔ２で容量Ｃの両端電圧が零となったのち、
今度は該容量Ｃが前述と逆方向に充電されることになる
（第４図Ｉの部分波形■参照）。After the voltage across capacitor C becomes zero at time t2,
This time, the capacitor C is charged in the opposite direction to that described above (see partial waveform ① in FIG. 4I).

これにより、容量ＣのトランジスタＱ１側電位はトラン
ジスタＱ１のベースがＬレベルでも、なお且つ該トラン
ジスタＱ１をオンとするようなエミッタ電位に至る。As a result, the potential on the side of the transistor Q1 of the capacitor C reaches an emitter potential that turns on the transistor Q1 even when the base of the transistor Q1 is at the L level.

ここに再びトランジスタＱ１はオンとなり、時間ｔ３に
おいて前述と同様の反転が起り、以下同様の操作が繰り
返され、発振出力が出力端子ＯＵＴから出力される。Here, the transistor Q1 is turned on again, and the same inversion as described above occurs at time t3, and the same operation is repeated thereafter, and an oscillation output is output from the output terminal OUT.

以上説明したように本考案によれば、発振の一時ストッ
プが可能で且つ定められた位相で発振スタートが可能な
発振器が実現される。As explained above, according to the present invention, an oscillator that can temporarily stop oscillation and start oscillation at a predetermined phase is realized.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案が適用される発振器を含む位相同期シス
テムを示すブロック図、第２図は第１図に示すブロック
１３および１４を詳細に示す回路図、第３図は第２図の
動作説明に用いるタイムチャート、第４図は第２図にお
ける発振器１３の動作説明に用いる波形図である。 図において、１３は発振器、１４はクランプ回路、Ｒ８
はクランプ用抵抗、Ｑ５はスイッチング用トランジスタ
である。Fig. 1 is a block diagram showing a phase synchronization system including an oscillator to which the present invention is applied, Fig. 2 is a circuit diagram showing blocks 13 and 14 shown in Fig. 1 in detail, and Fig. 3 is the operation of Fig. 2. The time chart used in the explanation and FIG. 4 are waveform diagrams used in explaining the operation of the oscillator 13 in FIG. In the figure, 13 is an oscillator, 14 is a clamp circuit, and R8
is a clamping resistor, and Q5 is a switching transistor.

Claims (1)

【実用新案登録請求の範囲】 ■ 一対のトランジスタＱ１およびＱ２と；該一対のト
ランジスタＱ１およびＱ２の両エミッタ間に接続される
容量Ｃと；該一対のトランジスタＱ１およびＱ２の各エ
ミッタに接続され且つ発振周波数制御電圧Ｖｃにより制
御される一対の定電流源Ｓ１およびＳ２と；前記トラン
ジスタＱ１と共に第１のシュミット回路を形成する如く
接続されるトランジスタＱ３と、前記トランジスタＱ２
と共に第２のシュミット回路を形成する如く接続される
トランジスタＱ４と、これらトランジスタＱ３およびＱ
４を差動入力電流スイッチとなす定電流源Ｓ３とから構
成される差動入力定電流スイッチ回路と；前記トランジ
スタＱ１のコレクタと電源■。 間に接続される負荷抵抗Ｒｃ１と；前記トランジスタＱ
２のコレクタと前記電源Ｖｃｅ間に接続される負荷抵抗
Ｒｃ２とを有し、ここにおいて、直列接続する抵抗Ｒ５
およびスイッチング手段を前記トランジスタＱ３のベー
スおよびアース間に挿入し、発振ストップおよび発振ス
タートに応じて該スイッチング手段を導通および非導通
とするようにしたことを特徴とする発振器。 ２ スイッチング手段がトランジスタＱ５からなる実用
新案登録請求の範囲第１項記載の発振器。 ３ スイッチング手段がダイオードからなる実用新案登
録請求の範囲第１項記載の発振器。[Claims for Utility Model Registration] ■ A pair of transistors Q1 and Q2; a capacitor C connected between the emitters of the pair of transistors Q1 and Q2; and a capacitor C connected to each emitter of the pair of transistors Q1 and Q2; a pair of constant current sources S1 and S2 controlled by the oscillation frequency control voltage Vc; a transistor Q3 connected to form a first Schmitt circuit together with the transistor Q1; and the transistor Q2
transistor Q4 connected together to form a second Schmitt circuit, and transistors Q3 and Q
a differential input constant current switch circuit constituted by a constant current source S3 with reference numeral 4 as a differential input current switch; the collector of the transistor Q1 and a power source (2); the load resistor Rc1 connected between; and the transistor Q
2, and a load resistor Rc2 connected between the collector of VCE and the power supply Vce, and a resistor R5 connected in series.
and an oscillator, characterized in that a switching means is inserted between the base of the transistor Q3 and the ground, and the switching means is made conductive and non-conductive in response to oscillation stop and oscillation start. 2. The oscillator according to claim 1, wherein the switching means comprises a transistor Q5. 3. The oscillator according to claim 1, wherein the switching means is a diode.