JPS5912603A - カスコ−ド回路 - Google Patents
カスコ−ド回路Info
- Publication number
- JPS5912603A JPS5912603A JP12173382A JP12173382A JPS5912603A JP S5912603 A JPS5912603 A JP S5912603A JP 12173382 A JP12173382 A JP 12173382A JP 12173382 A JP12173382 A JP 12173382A JP S5912603 A JPS5912603 A JP S5912603A
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- JP
- Japan
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- transistor
- output
- potential
- cascode circuit
- connection point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＭＯＳ型のアナログ回路に係シ、特に演算
増幅器の増幅段に使用されるカスコード回路に関する。
増幅器の増幅段に使用されるカスコード回路に関する。
従来、演算増幅器の増幅段に使用されるカスコード回路
は、第１図に示すように構成されている。すなわち、出
力端子ｏｕｔと接地点間にＮチャネル型のＭＯＳトラン
ジスタＱ！およびＱｓが直列接続され、上記トランジス
タＱ１は所定の電位Ｖで導通設定される。そして、トラ
ンジスタＱ２のダート側の入力端子１ｎに入力信号Ｖｌ
ｎを供給してこのトランジスタＱＸを導通制御し、出力
端子ｏｕｔから出力信号Ｖ。ｕｔを得る。
は、第１図に示すように構成されている。すなわち、出
力端子ｏｕｔと接地点間にＮチャネル型のＭＯＳトラン
ジスタＱ！およびＱｓが直列接続され、上記トランジス
タＱ１は所定の電位Ｖで導通設定される。そして、トラ
ンジスタＱ２のダート側の入力端子１ｎに入力信号Ｖｌ
ｎを供給してこのトランジスタＱＸを導通制御し、出力
端子ｏｕｔから出力信号Ｖ。ｕｔを得る。
上述したカスコード回路は、第２図に示すＭＯＳ ）ラ
ンジスタ構成のソース接地回路と同様な働きをするもの
であるが、ソース接地回路に比べ出力インピーダンスが
高いという特徴を有する。
ンジスタ構成のソース接地回路と同様な働きをするもの
であるが、ソース接地回路に比べ出力インピーダンスが
高いという特徴を有する。
しかし、第１図に示すような構成では、出力電圧Ｖ。ｕ
ｔが変動するとトランジスタＱ！のドレイン・ソース間
電圧ｖＤ８が若干変動するため出力電流ＩＤが変動し、
出力インピーダンスが低下する欠点がある。また、出力
電圧■。ｕｔの低電圧領域においては、定電流特性が悪
く出力インピーダンスが低いうえ、大きな出力電流を流
し難い等多くの欠点を有している。
ｔが変動するとトランジスタＱ！のドレイン・ソース間
電圧ｖＤ８が若干変動するため出力電流ＩＤが変動し、
出力インピーダンスが低下する欠点がある。また、出力
電圧■。ｕｔの低電圧領域においては、定電流特性が悪
く出力インピーダンスが低いうえ、大きな出力電流を流
し難い等多くの欠点を有している。
第３図〜第５図に上記第１図のカスコード回路の特性を
一括して破線で示す。第３図は出力電圧Ｖ。ｕｔとトラ
ンジスタＱ！のドレイン・ソース間電圧ｖＤ８との関係
を示すもので、トランジスタＱ！のダート電圧ｖ ＝
３．３４ （Ｖ）、入力信号ｖｉｎ ” １．４ （Ｖ
）としてその特性を測定したものである。ここで、トラ
ンジスタＱｌのチャネル幅Ｗとチャネル長りとの比ＷＡ
＝ ５０／１０、トランジスタＱ！のＷ／’Ｌ ＝
１００／１０としている。第４図に第３図と同一条件に
おける出力電圧ｖ６ｕｔと出力電流ＩＤとの関係、第５
図に出力電圧Ｖ。ｕｔ＝１．０Ｖで一定とした場合の入
力電圧Ｖｉｎと出力電流ＩＤとの関係を示す。
一括して破線で示す。第３図は出力電圧Ｖ。ｕｔとトラ
ンジスタＱ！のドレイン・ソース間電圧ｖＤ８との関係
を示すもので、トランジスタＱ！のダート電圧ｖ ＝
３．３４ （Ｖ）、入力信号ｖｉｎ ” １．４ （Ｖ
）としてその特性を測定したものである。ここで、トラ
ンジスタＱｌのチャネル幅Ｗとチャネル長りとの比ＷＡ
＝ ５０／１０、トランジスタＱ！のＷ／’Ｌ ＝
１００／１０としている。第４図に第３図と同一条件に
おける出力電圧ｖ６ｕｔと出力電流ＩＤとの関係、第５
図に出力電圧Ｖ。ｕｔ＝１．０Ｖで一定とした場合の入
力電圧Ｖｉｎと出力電流ＩＤとの関係を示す。
なお、第３図〜第５図において、実線はこの発明による
カスコード回路の特性曲線であシ、これについては後述
する。
カスコード回路の特性曲線であシ、これについては後述
する。
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、出力インピーダンスが高く、
且つ出力電圧の低電圧時にも大きな出力電流が得られる
カスコード回路を提供することである。
その目的とするところは、出力インピーダンスが高く、
且つ出力電圧の低電圧時にも大きな出力電流が得られる
カスコード回路を提供することである。
すなわち、この発明においては、上記第１図の回路にお
けるトランジスタＱｌ とＱ意との接続点の電位を所定
の電位と比較して増幅する比較増幅手段を設け、この比
較増幅手段の出力によ、Ｄ）ランジスタＱ！を導通制御
するように構成したものである。
けるトランジスタＱｌ とＱ意との接続点の電位を所定
の電位と比較して増幅する比較増幅手段を設け、この比
較増幅手段の出力によ、Ｄ）ランジスタＱ！を導通制御
するように構成したものである。
以下、この発明の一実施例について、図面を診照して説
明する。第６図はその構成を示すもので、出力端子ｏｕ
ｔと接地点間に第１．第２のＮチャネル型ＭＯ８）ラン
ジスタＱ！ 、Ｑ！を直列接続し、上記トランジスタＱ
ｒ、Ｑ＊の接続点（、）の電位を比較増幅手段として働
くオペアンプ１ノの反転入力端←）に供給する。との第
４アンプ１１の非反転入力端（＋）には電源ｖＲから所
定の電位を供給し、オペアンプ１１の出力でトランジス
タＱｌを導通制御する。そして、トランジスタＱ２のｆ
−）側の入力端子ｉｎから入力信号ｖｌｎを供給し、出
力端子ｏｕｔから出力信号ｖｏｕｔを得るようにして成
る。
明する。第６図はその構成を示すもので、出力端子ｏｕ
ｔと接地点間に第１．第２のＮチャネル型ＭＯ８）ラン
ジスタＱ！ 、Ｑ！を直列接続し、上記トランジスタＱ
ｒ、Ｑ＊の接続点（、）の電位を比較増幅手段として働
くオペアンプ１ノの反転入力端←）に供給する。との第
４アンプ１１の非反転入力端（＋）には電源ｖＲから所
定の電位を供給し、オペアンプ１１の出力でトランジス
タＱｌを導通制御する。そして、トランジスタＱ２のｆ
−）側の入力端子ｉｎから入力信号ｖｌｎを供給し、出
力端子ｏｕｔから出力信号ｖｏｕｔを得るようにして成
る。
このような構成によれば、出力電圧Ｖ。ｕｔが充分高い
時には、トランジスタＱ！のドレイン・ソース間電圧Ｖ
ＤＩｌの変動に応じてオペアンプ１１がトランジスタＱ
！を導通制御するため、出力電圧Ｖ。ｕｔの変動による
トランジスタＱｘ′のドレイン電流ＩＤの変動を小さく
できる。また、出力電圧Ｖ。ｕｔが低い時には、従来と
同様にトランジスタＱ！のドレイン・ソース間電圧ｖＤ
ｓヲ一定に保”つことは困難であるが、オペアンプ１１
の出力でトランジスタＱ１を深いオン状態にできるので
、大きな出力電流工ゎが得られる。
時には、トランジスタＱ！のドレイン・ソース間電圧Ｖ
ＤＩｌの変動に応じてオペアンプ１１がトランジスタＱ
！を導通制御するため、出力電圧Ｖ。ｕｔの変動による
トランジスタＱｘ′のドレイン電流ＩＤの変動を小さく
できる。また、出力電圧Ｖ。ｕｔが低い時には、従来と
同様にトランジスタＱ！のドレイン・ソース間電圧ｖＤ
ｓヲ一定に保”つことは困難であるが、オペアンプ１１
の出力でトランジスタＱ１を深いオン状態にできるので
、大きな出力電流工ゎが得られる。
第７図は、この発明の他の実施例を示すもので、第６図
の回路におけるオペアンプ１１に換えて、電源ｖＤＤと
接地点間にＰチャネル型のＭＯＳ ）ランジスタＱｓ
（第３のトランジスタ）とＮチャネル型のＭＯＳ ）
ランジスタＱ４ （第４のトランジスタ）との直列回
路を設けたものである。上記トランジスタＱ３のソース
、ダート間には電源Ｖ。が接続され、トランジスタＱｔ
＋９１の接続点ａの電位でトランジスタＱ４を導通制御
するとともに、トランジスタＱ３．Ｑ４の接続点すの電
位でトランジスタＱ１を導通制御している。
の回路におけるオペアンプ１１に換えて、電源ｖＤＤと
接地点間にＰチャネル型のＭＯＳ ）ランジスタＱｓ
（第３のトランジスタ）とＮチャネル型のＭＯＳ ）
ランジスタＱ４ （第４のトランジスタ）との直列回
路を設けたものである。上記トランジスタＱ３のソース
、ダート間には電源Ｖ。が接続され、トランジスタＱｔ
＋９１の接続点ａの電位でトランジスタＱ４を導通制御
するとともに、トランジスタＱ３．Ｑ４の接続点すの電
位でトランジスタＱ１を導通制御している。
上記のような構成において動作を説明する。
出力電圧Ｖ。ｕｔが充分高い時は、トランジスタＱ４は
トランジスタＱ３を負荷とするソース接地増幅器として
働き、接続点ａの電位（トランジスタＱ！のドレイン・
ソース間電圧ｖＤ８）がトランジスタＱ４のしきい値電
圧Ｖｔｈ＋αを越えると、接続点すの電位（トランジス
タＱ、のダート電位）が下がる。この時、トランジスタ
Ｑｒはソースフォロワとして働き、接続点ａの電位を下
げ帰還ループが形成される。従って、接続点ａの電位は
Ｖｔｈ＋αの点で一定に保持される。出力電圧■。ｕｔ
を変動させても接続点ａの電位はｔｌとんど変化せず一
定に保たれるのでトランジスタＱ２のドレイン電流は変
動しない。
トランジスタＱ３を負荷とするソース接地増幅器として
働き、接続点ａの電位（トランジスタＱ！のドレイン・
ソース間電圧ｖＤ８）がトランジスタＱ４のしきい値電
圧Ｖｔｈ＋αを越えると、接続点すの電位（トランジス
タＱ、のダート電位）が下がる。この時、トランジスタ
Ｑｒはソースフォロワとして働き、接続点ａの電位を下
げ帰還ループが形成される。従って、接続点ａの電位は
Ｖｔｈ＋αの点で一定に保持される。出力電圧■。ｕｔ
を変動させても接続点ａの電位はｔｌとんど変化せず一
定に保たれるのでトランジスタＱ２のドレイン電流は変
動しない。
トランジスタＱ！のドレイン電流は出力電流工。
に等しいので、出力電流工。も一定であシ、出力インピ
ーダンスを高くできる。前記第１図のカスコード回路に
おいては、出力インピータンスがＩＯＭＱ程度であった
のに対し、第７図に示すこの発明のカスコード回路では
出力インピーダンスが２００ＭＱ以上にできることを実
験によシ確認した。また、出力電圧Ｖ。ｕｔが低い場合
は、トランジスタＱ４がオフ状態となるため、接続点す
の電位は電源電位ＶＤＤ（５■）となシ、トランジスタ
Ｑ１は深いオン状態となる。このためトランジスタＱｌ
は第２図に示したＭＱ８ ）ランジスタに近い動作をし
、大きな出力電流が得られる。
ーダンスを高くできる。前記第１図のカスコード回路に
おいては、出力インピータンスがＩＯＭＱ程度であった
のに対し、第７図に示すこの発明のカスコード回路では
出力インピーダンスが２００ＭＱ以上にできることを実
験によシ確認した。また、出力電圧Ｖ。ｕｔが低い場合
は、トランジスタＱ４がオフ状態となるため、接続点す
の電位は電源電位ＶＤＤ（５■）となシ、トランジスタ
Ｑ１は深いオン状態となる。このためトランジスタＱｌ
は第２図に示したＭＱ８ ）ランジスタに近い動作をし
、大きな出力電流が得られる。
上記第７図に示したカスコード回路の入出力特性を上記
第３図〜第５図の特性図に実線で示す。ここで、トラン
ジスタＱｓのソース、ダート間！圧Ｖ、 ＝ １．６７
Ｖ 、 ） ？ ンジスタＱ３．Ｑ４のチャネル幅Ｗ
とチャネル長りとの比号４をそれぞれ１０／１０とし、
Ｐチャネル型ＭＯ８）ランジスタノしきい値電圧ｖｔｈ
ｐ ＝−０，９３Ｖ、 Ｎチャネル型ＭＯ８）ランジ
スタのしきい値電圧■ｔｈＮ＝０６７ｖとしている。
第３図〜第５図の特性図に実線で示す。ここで、トラン
ジスタＱｓのソース、ダート間！圧Ｖ、 ＝ １．６７
Ｖ 、 ） ？ ンジスタＱ３．Ｑ４のチャネル幅Ｗ
とチャネル長りとの比号４をそれぞれ１０／１０とし、
Ｐチャネル型ＭＯ８）ランジスタノしきい値電圧ｖｔｈ
ｐ ＝−０，９３Ｖ、 Ｎチャネル型ＭＯ８）ランジ
スタのしきい値電圧■ｔｈＮ＝０６７ｖとしている。
なお、この発明は上記実施例に限定され為ものではなく
、種々変形して実施することが可能であシ、例えば、第
６図および第７図の回路においてトランジスタＱ！のパ
ックダートをとのトランジスタＱ１のソースに接続して
も良く、各トランジスタの極性を入れ換えても良い。ま
た、第７図の回路におけるトランジスタＱｓ と電源■
。に換えて他の構成の電流源を用いても良い。
、種々変形して実施することが可能であシ、例えば、第
６図および第７図の回路においてトランジスタＱ！のパ
ックダートをとのトランジスタＱ１のソースに接続して
も良く、各トランジスタの極性を入れ換えても良い。ま
た、第７図の回路におけるトランジスタＱｓ と電源■
。に換えて他の構成の電流源を用いても良い。
第８図は、この発明の他の実施例を示すもので、カスコ
ード回路をソース接地増幅器として使用するもので、上
記第７図の回路における出。
ード回路をソース接地増幅器として使用するもので、上
記第７図の回路における出。
力端子ｏｕｔとトランジスタＱ１との間に電流源工を設
けるとともに出力端子ｏｕｔを接地し、電流源工とトラ
ンジスタＱ１との接続点から出力ＶＯｕｔを得る。今、
出力電流工ゎがほぼ１００μＡとすると、出力インピー
ダンスＲ０）２００ＭＱ。
けるとともに出力端子ｏｕｔを接地し、電流源工とトラ
ンジスタＱ１との接続点から出力ＶＯｕｔを得る。今、
出力電流工ゎがほぼ１００μＡとすると、出力インピー
ダンスＲ０）２００ＭＱ。
Ｇｒｒｌ＃３００μＳであるのでダインＧは、Ｇ ＝
Ｒｏ−Ｇｍ：＞６００００（倍）＃ ９６ （ｄＢ）と
なシ非常に高くできる。ちなみに、第１図に示したカス
コード回路をソース接地増幅器として使用した場合は、
ＩＤ＃１ｏｏμＡにおいて出力インピー〆７）’、ｆ？
、’″ｔ１０ ＭＱ 、 Ｇｍ＃３００ μｓであるの
で、ゲインＧ′は、 Ｇ’＝＝ Ｒｏ／ ・Ｇｍ＃３０００ （倍）’； ７
０ ［ｄＢ］となシ、この発明によるカスコード回路を
ソース接地増幅器として使用すれば約２６ ｄＢ以上も
ゲインを向上できる。
Ｒｏ−Ｇｍ：＞６００００（倍）＃ ９６ （ｄＢ）と
なシ非常に高くできる。ちなみに、第１図に示したカス
コード回路をソース接地増幅器として使用した場合は、
ＩＤ＃１ｏｏμＡにおいて出力インピー〆７）’、ｆ？
、’″ｔ１０ ＭＱ 、 Ｇｍ＃３００ μｓであるの
で、ゲインＧ′は、 Ｇ’＝＝ Ｒｏ／ ・Ｇｍ＃３０００ （倍）’； ７
０ ［ｄＢ］となシ、この発明によるカスコード回路を
ソース接地増幅器として使用すれば約２６ ｄＢ以上も
ゲインを向上できる。
また、第９図に示すように、入力信号ｖｉｎとして一定
の電圧■、を与えることにより、出力端子ｏｕｔから安
定な電流を取シ出せるので、との回路を定電流源として
使用することも可能である。
の電圧■、を与えることにより、出力端子ｏｕｔから安
定な電流を取シ出せるので、との回路を定電流源として
使用することも可能である。
以上説明したようにこの発明によれば、出力インピーダ
ンスが高く、且つ出力電圧の低電圧時にも大きな出力電
流が得られるカスコード回路を提供することができる。
ンスが高く、且つ出力電圧の低電圧時にも大きな出力電
流が得られるカスコード回路を提供することができる。
第１図は従来のカスコード回路を示す図、第２図はＭＱ
８ ）ランジスタ構成のソース接地回路を示す図、第３
図〜第５図はそれぞれ上記第１図のカスコード回路およ
びこの発明によるカスコード回路の特性を示す図、第６
図はこの発明の一実施例に係るカスコード回路を示す図
、第７図〜第９図はそれぞれこの発明の他の実施例を示
す回路図である。 Ｑ、−Ｑ、−） ランジスＩ’ ｌ ＶＤＤ Ｉ ”Ｂ
＋ Ｖｇ＋ｖＡ・・・電源、 Ｉｎ・・・入力端子、
ｏｕｔ・・・出力端子。 ■Ｉｎ・・・入力信号、ｖｏｕｔ・・・出力信号、１１
・・・オペアンプ。 出願人代理人 弁理士 鈴 江 武 彦第５図 第６図 第７図 第８図 第９図
８ ）ランジスタ構成のソース接地回路を示す図、第３
図〜第５図はそれぞれ上記第１図のカスコード回路およ
びこの発明によるカスコード回路の特性を示す図、第６
図はこの発明の一実施例に係るカスコード回路を示す図
、第７図〜第９図はそれぞれこの発明の他の実施例を示
す回路図である。 Ｑ、−Ｑ、−） ランジスＩ’ ｌ ＶＤＤ Ｉ ”Ｂ
＋ Ｖｇ＋ｖＡ・・・電源、 Ｉｎ・・・入力端子、
ｏｕｔ・・・出力端子。 ■Ｉｎ・・・入力信号、ｖｏｕｔ・・・出力信号、１１
・・・オペアンプ。 出願人代理人 弁理士 鈴 江 武 彦第５図 第６図 第７図 第８図 第９図
Claims (3)
- （１） 出力端子と接地点間に直列接続される第１、
第２のトランジスタと、上記第１．第２のトランジスタ
の接続点の電位を所定の電位と比較しこの比較出力で第
１のトランジスタを導通制御する比較増幅手段とを具備
し、上記第２のトランジスタに入力信号を供給して導通
制御するように構成したととを特徴とするカスコード回
路。 - （２） 前記比較増幅手段は、第４アンプから成るこ
とを特徴とする特許請求の範囲第１項記載のカスコード
回路。 - （３） 前記比較増幅手段は、電源と接地点間に直列
接続される第３．第４のトランジスタから成シ、上記第
４のトランジスタは前記第１．第２のトランジスタの接
続点の電位で導通制御され、上記第３のトランジスタは
所定の電位で導通設定され、上記第３．第４のトランジ
スタの接続点の電位で前記第１のトランジスタを導通制
御するように構成したことを特徴とする特許請求の範囲
第１項記載のカスコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12173382A JPS5912603A (ja) | 1982-07-13 | 1982-07-13 | カスコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12173382A JPS5912603A (ja) | 1982-07-13 | 1982-07-13 | カスコ−ド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5912603A true JPS5912603A (ja) | 1984-01-23 |
Family
ID=14818534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12173382A Pending JPS5912603A (ja) | 1982-07-13 | 1982-07-13 | カスコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912603A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01206727A (ja) * | 1987-12-23 | 1989-08-18 | Rca Licensing Corp | 増幅器において使用される電流合成回路 |
| US5039954A (en) * | 1989-05-08 | 1991-08-13 | U.S. Philips Corporation | Amplifier arrangement |
| JPH0786842A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | カスコード回路 |
| JP2006173721A (ja) * | 2004-12-13 | 2006-06-29 | Toshiba Corp | 電流源セルおよびそれを用いたｄ／ａコンバータ |
| JP2006238447A (ja) * | 2005-02-23 | 2006-09-07 | Infineon Technologies Ag | 可変増幅器およびその使用 |
| JP2013507066A (ja) * | 2009-09-30 | 2013-02-28 | クゥアルコム・インコーポレイテッド | ビルドイン負荷減衰器を備えた広帯域デジタルアナログ変換器 |
| JP2013527997A (ja) * | 2010-03-03 | 2013-07-04 | ドゥビアル | 電流反射器を有する電流−電圧変換器、増幅器の入力段、及び対応する増幅器 |
| US8872685B2 (en) | 2013-03-15 | 2014-10-28 | Qualcomm Incorporated | Techniques to reduce harmonic distortions of impedance attenuators for low-power wideband high-resolution DACs |
| JP2015106790A (ja) * | 2013-11-29 | 2015-06-08 | 株式会社メガチップス | 電力増幅器 |
| JP2016178432A (ja) * | 2015-03-19 | 2016-10-06 | 株式会社東芝 | 集積回路、光子検出装置、及び放射線分析装置 |
-
1982
- 1982-07-13 JP JP12173382A patent/JPS5912603A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01206727A (ja) * | 1987-12-23 | 1989-08-18 | Rca Licensing Corp | 増幅器において使用される電流合成回路 |
| US5039954A (en) * | 1989-05-08 | 1991-08-13 | U.S. Philips Corporation | Amplifier arrangement |
| JPH0786842A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | カスコード回路 |
| US5625313A (en) * | 1993-09-13 | 1997-04-29 | Nec Corporation | Cascode circuit operable at a low working voltage and having a high output impedance |
| JP4537840B2 (ja) * | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたｄ／ａコンバータ |
| JP2006173721A (ja) * | 2004-12-13 | 2006-06-29 | Toshiba Corp | 電流源セルおよびそれを用いたｄ／ａコンバータ |
| JP2006238447A (ja) * | 2005-02-23 | 2006-09-07 | Infineon Technologies Ag | 可変増幅器およびその使用 |
| US7889005B2 (en) | 2005-02-23 | 2011-02-15 | Infineon Technologies Ag | Controllable amplifier and the use thereof |
| JP4664835B2 (ja) * | 2005-02-23 | 2011-04-06 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 可変増幅器を備えた調整器構造 |
| JP2013507066A (ja) * | 2009-09-30 | 2013-02-28 | クゥアルコム・インコーポレイテッド | ビルドイン負荷減衰器を備えた広帯域デジタルアナログ変換器 |
| JP2013527997A (ja) * | 2010-03-03 | 2013-07-04 | ドゥビアル | 電流反射器を有する電流−電圧変換器、増幅器の入力段、及び対応する増幅器 |
| US8872685B2 (en) | 2013-03-15 | 2014-10-28 | Qualcomm Incorporated | Techniques to reduce harmonic distortions of impedance attenuators for low-power wideband high-resolution DACs |
| JP2015106790A (ja) * | 2013-11-29 | 2015-06-08 | 株式会社メガチップス | 電力増幅器 |
| JP2016178432A (ja) * | 2015-03-19 | 2016-10-06 | 株式会社東芝 | 集積回路、光子検出装置、及び放射線分析装置 |
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