JPS5912603A - カスコ−ド回路 - Google Patents
カスコ−ド回路Info
- Publication number
- JPS5912603A JPS5912603A JP12173382A JP12173382A JPS5912603A JP S5912603 A JPS5912603 A JP S5912603A JP 12173382 A JP12173382 A JP 12173382A JP 12173382 A JP12173382 A JP 12173382A JP S5912603 A JPS5912603 A JP S5912603A
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- JP
- Japan
- Prior art keywords
- transistor
- output
- potential
- cascode circuit
- connection point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、MOS型のアナログ回路に係シ、特に演算
増幅器の増幅段に使用されるカスコード回路に関する。
増幅器の増幅段に使用されるカスコード回路に関する。
従来、演算増幅器の増幅段に使用されるカスコード回路
は、第1図に示すように構成されている。すなわち、出
力端子outと接地点間にNチャネル型のMOSトラン
ジスタQ!およびQsが直列接続され、上記トランジス
タQ1は所定の電位Vで導通設定される。そして、トラ
ンジスタQ2のダート側の入力端子1nに入力信号Vl
nを供給してこのトランジスタQXを導通制御し、出力
端子outから出力信号V。utを得る。
は、第1図に示すように構成されている。すなわち、出
力端子outと接地点間にNチャネル型のMOSトラン
ジスタQ!およびQsが直列接続され、上記トランジス
タQ1は所定の電位Vで導通設定される。そして、トラ
ンジスタQ2のダート側の入力端子1nに入力信号Vl
nを供給してこのトランジスタQXを導通制御し、出力
端子outから出力信号V。utを得る。
上述したカスコード回路は、第2図に示すMOS )ラ
ンジスタ構成のソース接地回路と同様な働きをするもの
であるが、ソース接地回路に比べ出力インピーダンスが
高いという特徴を有する。
ンジスタ構成のソース接地回路と同様な働きをするもの
であるが、ソース接地回路に比べ出力インピーダンスが
高いという特徴を有する。
しかし、第1図に示すような構成では、出力電圧V。u
tが変動するとトランジスタQ!のドレイン・ソース間
電圧vD8が若干変動するため出力電流IDが変動し、
出力インピーダンスが低下する欠点がある。また、出力
電圧■。utの低電圧領域においては、定電流特性が悪
く出力インピーダンスが低いうえ、大きな出力電流を流
し難い等多くの欠点を有している。
tが変動するとトランジスタQ!のドレイン・ソース間
電圧vD8が若干変動するため出力電流IDが変動し、
出力インピーダンスが低下する欠点がある。また、出力
電圧■。utの低電圧領域においては、定電流特性が悪
く出力インピーダンスが低いうえ、大きな出力電流を流
し難い等多くの欠点を有している。
第3図〜第5図に上記第1図のカスコード回路の特性を
一括して破線で示す。第3図は出力電圧V。utとトラ
ンジスタQ!のドレイン・ソース間電圧vD8との関係
を示すもので、トランジスタQ!のダート電圧v =
3.34 (V)、入力信号vin ” 1.4 (V
)としてその特性を測定したものである。ここで、トラ
ンジスタQlのチャネル幅Wとチャネル長りとの比WA
= 50/10、トランジスタQ!のW/’L =
100/10としている。第4図に第3図と同一条件に
おける出力電圧v6utと出力電流IDとの関係、第5
図に出力電圧V。ut=1.0Vで一定とした場合の入
力電圧Vinと出力電流IDとの関係を示す。
一括して破線で示す。第3図は出力電圧V。utとトラ
ンジスタQ!のドレイン・ソース間電圧vD8との関係
を示すもので、トランジスタQ!のダート電圧v =
3.34 (V)、入力信号vin ” 1.4 (V
)としてその特性を測定したものである。ここで、トラ
ンジスタQlのチャネル幅Wとチャネル長りとの比WA
= 50/10、トランジスタQ!のW/’L =
100/10としている。第4図に第3図と同一条件に
おける出力電圧v6utと出力電流IDとの関係、第5
図に出力電圧V。ut=1.0Vで一定とした場合の入
力電圧Vinと出力電流IDとの関係を示す。
なお、第3図〜第5図において、実線はこの発明による
カスコード回路の特性曲線であシ、これについては後述
する。
カスコード回路の特性曲線であシ、これについては後述
する。
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、出力インピーダンスが高く、
且つ出力電圧の低電圧時にも大きな出力電流が得られる
カスコード回路を提供することである。
その目的とするところは、出力インピーダンスが高く、
且つ出力電圧の低電圧時にも大きな出力電流が得られる
カスコード回路を提供することである。
すなわち、この発明においては、上記第1図の回路にお
けるトランジスタQl とQ意との接続点の電位を所定
の電位と比較して増幅する比較増幅手段を設け、この比
較増幅手段の出力によ、D)ランジスタQ!を導通制御
するように構成したものである。
けるトランジスタQl とQ意との接続点の電位を所定
の電位と比較して増幅する比較増幅手段を設け、この比
較増幅手段の出力によ、D)ランジスタQ!を導通制御
するように構成したものである。
以下、この発明の一実施例について、図面を診照して説
明する。第6図はその構成を示すもので、出力端子ou
tと接地点間に第1.第2のNチャネル型MO8)ラン
ジスタQ! 、Q!を直列接続し、上記トランジスタQ
r、Q*の接続点(、)の電位を比較増幅手段として働
くオペアンプ1ノの反転入力端←)に供給する。との第
4アンプ11の非反転入力端(+)には電源vRから所
定の電位を供給し、オペアンプ11の出力でトランジス
タQlを導通制御する。そして、トランジスタQ2のf
−)側の入力端子inから入力信号vlnを供給し、出
力端子outから出力信号voutを得るようにして成
る。
明する。第6図はその構成を示すもので、出力端子ou
tと接地点間に第1.第2のNチャネル型MO8)ラン
ジスタQ! 、Q!を直列接続し、上記トランジスタQ
r、Q*の接続点(、)の電位を比較増幅手段として働
くオペアンプ1ノの反転入力端←)に供給する。との第
4アンプ11の非反転入力端(+)には電源vRから所
定の電位を供給し、オペアンプ11の出力でトランジス
タQlを導通制御する。そして、トランジスタQ2のf
−)側の入力端子inから入力信号vlnを供給し、出
力端子outから出力信号voutを得るようにして成
る。
このような構成によれば、出力電圧V。utが充分高い
時には、トランジスタQ!のドレイン・ソース間電圧V
DIlの変動に応じてオペアンプ11がトランジスタQ
!を導通制御するため、出力電圧V。utの変動による
トランジスタQx′のドレイン電流IDの変動を小さく
できる。また、出力電圧V。utが低い時には、従来と
同様にトランジスタQ!のドレイン・ソース間電圧vD
sヲ一定に保”つことは困難であるが、オペアンプ11
の出力でトランジスタQ1を深いオン状態にできるので
、大きな出力電流工ゎが得られる。
時には、トランジスタQ!のドレイン・ソース間電圧V
DIlの変動に応じてオペアンプ11がトランジスタQ
!を導通制御するため、出力電圧V。utの変動による
トランジスタQx′のドレイン電流IDの変動を小さく
できる。また、出力電圧V。utが低い時には、従来と
同様にトランジスタQ!のドレイン・ソース間電圧vD
sヲ一定に保”つことは困難であるが、オペアンプ11
の出力でトランジスタQ1を深いオン状態にできるので
、大きな出力電流工ゎが得られる。
第7図は、この発明の他の実施例を示すもので、第6図
の回路におけるオペアンプ11に換えて、電源vDDと
接地点間にPチャネル型のMOS )ランジスタQs
(第3のトランジスタ)とNチャネル型のMOS )
ランジスタQ4 (第4のトランジスタ)との直列回
路を設けたものである。上記トランジスタQ3のソース
、ダート間には電源V。が接続され、トランジスタQt
+91の接続点aの電位でトランジスタQ4を導通制御
するとともに、トランジスタQ3.Q4の接続点すの電
位でトランジスタQ1を導通制御している。
の回路におけるオペアンプ11に換えて、電源vDDと
接地点間にPチャネル型のMOS )ランジスタQs
(第3のトランジスタ)とNチャネル型のMOS )
ランジスタQ4 (第4のトランジスタ)との直列回
路を設けたものである。上記トランジスタQ3のソース
、ダート間には電源V。が接続され、トランジスタQt
+91の接続点aの電位でトランジスタQ4を導通制御
するとともに、トランジスタQ3.Q4の接続点すの電
位でトランジスタQ1を導通制御している。
上記のような構成において動作を説明する。
出力電圧V。utが充分高い時は、トランジスタQ4は
トランジスタQ3を負荷とするソース接地増幅器として
働き、接続点aの電位(トランジスタQ!のドレイン・
ソース間電圧vD8)がトランジスタQ4のしきい値電
圧Vth+αを越えると、接続点すの電位(トランジス
タQ、のダート電位)が下がる。この時、トランジスタ
Qrはソースフォロワとして働き、接続点aの電位を下
げ帰還ループが形成される。従って、接続点aの電位は
Vth+αの点で一定に保持される。出力電圧■。ut
を変動させても接続点aの電位はtlとんど変化せず一
定に保たれるのでトランジスタQ2のドレイン電流は変
動しない。
トランジスタQ3を負荷とするソース接地増幅器として
働き、接続点aの電位(トランジスタQ!のドレイン・
ソース間電圧vD8)がトランジスタQ4のしきい値電
圧Vth+αを越えると、接続点すの電位(トランジス
タQ、のダート電位)が下がる。この時、トランジスタ
Qrはソースフォロワとして働き、接続点aの電位を下
げ帰還ループが形成される。従って、接続点aの電位は
Vth+αの点で一定に保持される。出力電圧■。ut
を変動させても接続点aの電位はtlとんど変化せず一
定に保たれるのでトランジスタQ2のドレイン電流は変
動しない。
トランジスタQ!のドレイン電流は出力電流工。
に等しいので、出力電流工。も一定であシ、出力インピ
ーダンスを高くできる。前記第1図のカスコード回路に
おいては、出力インピータンスがIOMQ程度であった
のに対し、第7図に示すこの発明のカスコード回路では
出力インピーダンスが200MQ以上にできることを実
験によシ確認した。また、出力電圧V。utが低い場合
は、トランジスタQ4がオフ状態となるため、接続点す
の電位は電源電位VDD(5■)となシ、トランジスタ
Q1は深いオン状態となる。このためトランジスタQl
は第2図に示したMQ8 )ランジスタに近い動作をし
、大きな出力電流が得られる。
ーダンスを高くできる。前記第1図のカスコード回路に
おいては、出力インピータンスがIOMQ程度であった
のに対し、第7図に示すこの発明のカスコード回路では
出力インピーダンスが200MQ以上にできることを実
験によシ確認した。また、出力電圧V。utが低い場合
は、トランジスタQ4がオフ状態となるため、接続点す
の電位は電源電位VDD(5■)となシ、トランジスタ
Q1は深いオン状態となる。このためトランジスタQl
は第2図に示したMQ8 )ランジスタに近い動作をし
、大きな出力電流が得られる。
上記第7図に示したカスコード回路の入出力特性を上記
第3図〜第5図の特性図に実線で示す。ここで、トラン
ジスタQsのソース、ダート間!圧V、 = 1.67
V 、 ) ? ンジスタQ3.Q4のチャネル幅W
とチャネル長りとの比号4をそれぞれ10/10とし、
Pチャネル型MO8)ランジスタノしきい値電圧vth
p =−0,93V、 Nチャネル型MO8)ランジ
スタのしきい値電圧■thN=067vとしている。
第3図〜第5図の特性図に実線で示す。ここで、トラン
ジスタQsのソース、ダート間!圧V、 = 1.67
V 、 ) ? ンジスタQ3.Q4のチャネル幅W
とチャネル長りとの比号4をそれぞれ10/10とし、
Pチャネル型MO8)ランジスタノしきい値電圧vth
p =−0,93V、 Nチャネル型MO8)ランジ
スタのしきい値電圧■thN=067vとしている。
なお、この発明は上記実施例に限定され為ものではなく
、種々変形して実施することが可能であシ、例えば、第
6図および第7図の回路においてトランジスタQ!のパ
ックダートをとのトランジスタQ1のソースに接続して
も良く、各トランジスタの極性を入れ換えても良い。ま
た、第7図の回路におけるトランジスタQs と電源■
。に換えて他の構成の電流源を用いても良い。
、種々変形して実施することが可能であシ、例えば、第
6図および第7図の回路においてトランジスタQ!のパ
ックダートをとのトランジスタQ1のソースに接続して
も良く、各トランジスタの極性を入れ換えても良い。ま
た、第7図の回路におけるトランジスタQs と電源■
。に換えて他の構成の電流源を用いても良い。
第8図は、この発明の他の実施例を示すもので、カスコ
ード回路をソース接地増幅器として使用するもので、上
記第7図の回路における出。
ード回路をソース接地増幅器として使用するもので、上
記第7図の回路における出。
力端子outとトランジスタQ1との間に電流源工を設
けるとともに出力端子outを接地し、電流源工とトラ
ンジスタQ1との接続点から出力VOutを得る。今、
出力電流工ゎがほぼ100μAとすると、出力インピー
ダンスR0)200MQ。
けるとともに出力端子outを接地し、電流源工とトラ
ンジスタQ1との接続点から出力VOutを得る。今、
出力電流工ゎがほぼ100μAとすると、出力インピー
ダンスR0)200MQ。
Grrl#300μSであるのでダインGは、G =
Ro−Gm:>60000(倍)# 96 (dB)と
なシ非常に高くできる。ちなみに、第1図に示したカス
コード回路をソース接地増幅器として使用した場合は、
ID#1ooμAにおいて出力インピー〆7)’、f?
、’″t10 MQ 、 Gm#300 μsであるの
で、ゲインG′は、 G’== Ro/ ・Gm#3000 (倍)’; 7
0 [dB]となシ、この発明によるカスコード回路を
ソース接地増幅器として使用すれば約26 dB以上も
ゲインを向上できる。
Ro−Gm:>60000(倍)# 96 (dB)と
なシ非常に高くできる。ちなみに、第1図に示したカス
コード回路をソース接地増幅器として使用した場合は、
ID#1ooμAにおいて出力インピー〆7)’、f?
、’″t10 MQ 、 Gm#300 μsであるの
で、ゲインG′は、 G’== Ro/ ・Gm#3000 (倍)’; 7
0 [dB]となシ、この発明によるカスコード回路を
ソース接地増幅器として使用すれば約26 dB以上も
ゲインを向上できる。
また、第9図に示すように、入力信号vinとして一定
の電圧■、を与えることにより、出力端子outから安
定な電流を取シ出せるので、との回路を定電流源として
使用することも可能である。
の電圧■、を与えることにより、出力端子outから安
定な電流を取シ出せるので、との回路を定電流源として
使用することも可能である。
以上説明したようにこの発明によれば、出力インピーダ
ンスが高く、且つ出力電圧の低電圧時にも大きな出力電
流が得られるカスコード回路を提供することができる。
ンスが高く、且つ出力電圧の低電圧時にも大きな出力電
流が得られるカスコード回路を提供することができる。
第1図は従来のカスコード回路を示す図、第2図はMQ
8 )ランジスタ構成のソース接地回路を示す図、第3
図〜第5図はそれぞれ上記第1図のカスコード回路およ
びこの発明によるカスコード回路の特性を示す図、第6
図はこの発明の一実施例に係るカスコード回路を示す図
、第7図〜第9図はそれぞれこの発明の他の実施例を示
す回路図である。 Q、−Q、−) ランジスI’ l VDD I ”B
+ Vg+vA・・・電源、 In・・・入力端子、
out・・・出力端子。 ■In・・・入力信号、vout・・・出力信号、11
・・・オペアンプ。 出願人代理人 弁理士 鈴 江 武 彦第5図 第6図 第7図 第8図 第9図
8 )ランジスタ構成のソース接地回路を示す図、第3
図〜第5図はそれぞれ上記第1図のカスコード回路およ
びこの発明によるカスコード回路の特性を示す図、第6
図はこの発明の一実施例に係るカスコード回路を示す図
、第7図〜第9図はそれぞれこの発明の他の実施例を示
す回路図である。 Q、−Q、−) ランジスI’ l VDD I ”B
+ Vg+vA・・・電源、 In・・・入力端子、
out・・・出力端子。 ■In・・・入力信号、vout・・・出力信号、11
・・・オペアンプ。 出願人代理人 弁理士 鈴 江 武 彦第5図 第6図 第7図 第8図 第9図
Claims (3)
- (1) 出力端子と接地点間に直列接続される第1、
第2のトランジスタと、上記第1.第2のトランジスタ
の接続点の電位を所定の電位と比較しこの比較出力で第
1のトランジスタを導通制御する比較増幅手段とを具備
し、上記第2のトランジスタに入力信号を供給して導通
制御するように構成したととを特徴とするカスコード回
路。 - (2) 前記比較増幅手段は、第4アンプから成るこ
とを特徴とする特許請求の範囲第1項記載のカスコード
回路。 - (3) 前記比較増幅手段は、電源と接地点間に直列
接続される第3.第4のトランジスタから成シ、上記第
4のトランジスタは前記第1.第2のトランジスタの接
続点の電位で導通制御され、上記第3のトランジスタは
所定の電位で導通設定され、上記第3.第4のトランジ
スタの接続点の電位で前記第1のトランジスタを導通制
御するように構成したことを特徴とする特許請求の範囲
第1項記載のカスコード回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12173382A JPS5912603A (ja) | 1982-07-13 | 1982-07-13 | カスコ−ド回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12173382A JPS5912603A (ja) | 1982-07-13 | 1982-07-13 | カスコ−ド回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5912603A true JPS5912603A (ja) | 1984-01-23 |
Family
ID=14818534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12173382A Pending JPS5912603A (ja) | 1982-07-13 | 1982-07-13 | カスコ−ド回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5912603A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01206727A (ja) * | 1987-12-23 | 1989-08-18 | Rca Licensing Corp | 増幅器において使用される電流合成回路 |
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JPH0786842A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | カスコード回路 |
JP2006173721A (ja) * | 2004-12-13 | 2006-06-29 | Toshiba Corp | 電流源セルおよびそれを用いたd/aコンバータ |
JP2006238447A (ja) * | 2005-02-23 | 2006-09-07 | Infineon Technologies Ag | 可変増幅器およびその使用 |
JP2013507066A (ja) * | 2009-09-30 | 2013-02-28 | クゥアルコム・インコーポレイテッド | ビルドイン負荷減衰器を備えた広帯域デジタルアナログ変換器 |
JP2013527997A (ja) * | 2010-03-03 | 2013-07-04 | ドゥビアル | 電流反射器を有する電流−電圧変換器、増幅器の入力段、及び対応する増幅器 |
US8872685B2 (en) | 2013-03-15 | 2014-10-28 | Qualcomm Incorporated | Techniques to reduce harmonic distortions of impedance attenuators for low-power wideband high-resolution DACs |
JP2015106790A (ja) * | 2013-11-29 | 2015-06-08 | 株式会社メガチップス | 電力増幅器 |
JP2016178432A (ja) * | 2015-03-19 | 2016-10-06 | 株式会社東芝 | 集積回路、光子検出装置、及び放射線分析装置 |
-
1982
- 1982-07-13 JP JP12173382A patent/JPS5912603A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4537840B2 (ja) * | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたd/aコンバータ |
JP2006173721A (ja) * | 2004-12-13 | 2006-06-29 | Toshiba Corp | 電流源セルおよびそれを用いたd/aコンバータ |
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JP4664835B2 (ja) * | 2005-02-23 | 2011-04-06 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 可変増幅器を備えた調整器構造 |
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JP2016178432A (ja) * | 2015-03-19 | 2016-10-06 | 株式会社東芝 | 集積回路、光子検出装置、及び放射線分析装置 |
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