JPS59121387A - デジタルレベル表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデジタルオーディオ機器におけるデジタ／Ｌ
／　Ｌ／　ヘ）Ｌｚメータの表示回路に関するものであ
る。

一般に、音声等オーディオ信号のレベル表示は、アナロ
グ機器では、オーディオ信号を整流し、可動コイルを動
かす指針式のメータが主である。しかるに、この方式で
は応答が遅く、瞬時的な信号レベルまではとらえられな
い欠点がある。

一方、オーディオ信号をデジタル変換し、このデジタル
信号で、連応性の早いＬＥＤなどを使用したバーグラフ
を駆動するデジタル方式のレベルメータでは、アナログ
方式の連応性の問題を解決することかできる。しかしな
がら、変換されたデジタルデータは、オーディオ信号波
形の瞬時の値であり、直接ＬＥＤを駆動してもちらつき
など・があって非常に見ずらくなる。そこで、連応性を
生かして、かつ見やすくするためには、視覚的にレベル
変動がわかる程度の変化速度までスムーズ化を行なうこ
とが必要である。但し、最高レベルは確実にとらえる必
要があり、即応遅復帰型のスムーズ化とする。

第１図に信号レベルとレベル表示の関係を示す。

図中の点線は、過去の最高レベルポイントのみ、現在レ
ベルと同時に表示することを示す。これをピークホール
ド機能と称するが、これもデジタル方式での利点である
。

第２図及び第３図に従来の構成例を示す。第２図におい
て、（１）は２′Ｓコンブリメント・シリアルデータ入
力端子、（２）〜（４）はクロック入力端子、（５１＋
６＋は２′Ｓコンブリメント信号を振巾絶対値に変換す
るためのＤ−ラッチおよびＥＸＯＲゲート、＋７＋　、
　＋８１はシリアル信号をパラレル信号に変換するため
のシリアルパラレル変換回路及びラッチ回路、（９）は
オーバフローを検出するゲート、００）は即応遅復帰を
行なうためのリトリガブルワンショット群、０１Ｊは表
示をバーグラフ化するためのゲート群、（１２）は、Ｌ
ＥＤの電流を制限する抵抗群、ＯＪは表示用ＬＥＤ群で
ある。

第３図の構成例は、第２図の構成例における回路＋９１
０■ＯＤの機能をマイクロコンピュータ（以下μ−ＣＰ
Ｕと称す）Ｏｅと入出力ポート（１４１（１５＋に置き
かえたものである。また、（１７］はＬＥＤ駆動用ドラ
イバである。

なお第２図、第３図では作図の都合上、データは８ビツ
ト、表示ステップは６ｄＢとしているが、データビット
の拡張や、表示ステップの変更は容実施例 また第４図に本回路によるレベル表示の一例を　□示す
。同図において、Ｐは過去のピークレベル、Ｌは現在の
表示レベルである。才た一５ｄＢ、−１２ｄＢ等のレベ
ル目盛の中で０ＶＥＲＦＬＯＷは入力信号が本表示回路
で表示しうる最大レベル以上となった時に点灯するもの
である。なお、同図では入力信号のうちの１チャンネル
分のみの表示を示したが、他のチャンネルについても同
様の表示が行なわれるものである。

次ζこ第２図の構成例の動作について説明する。

データ入力端子（１）から入力されるデータのフォーマ
ットは２′Ｓコンブリメントが一般的に使用される。こ
の信号の符号構成を第５図に示す。

更にＭＳＢラッチ用クロック入力端子（２）、シフトク
ロック入力端子（３）、ワードクロック入力端子（４）
から入力されるＭＳＢクロックｍ１シフトクロックＳ、
ワードクロックＷとデータｄとのタイミング関係例を第
６図に示す。

入力データのＭＳＢ（極性符号ビット）をＤ−ラッチ（
５）でラッチし、この信号と入力データとをＥＸＯＲゲ
ート（６）に通すことにより、振幅の絶対値がとられる
。この絶対値信号をシリアルパラレル変換回路（７）で
シリアルパラレル変換し、Ｄ−ラッチ（８）でラッチす
ることにより、パラレルデータが得られる。

このパラレルデータの各ビットをゲート（９）で、ＡＮ
Ｄすればオーバフローか検出される。リドリカフルワン
ショット群（１０）は各ワンショットマルチの入力にビ
ットが立てば、これをある一定時間ホールドすることに
より、即応遅復帰の機能をもつ。

そしてゲート群０１Ｊは表示をバーグラフ化するための
もので、あるビットが立ったとき、それ以下のレベルビ
ットに対応するＬＥＤＱ３１を全て点灯させる。またＬ
ＥＤＱ３１は第４図１に示す様に配列することにより、
バーグラフ化表示を行なうことができる。なお、この構
成例ではピークホールド機能は含まれない。

次に第３図の装置の動作について説明する。本装姐は第
２図の装置におけるオーバフロー検出、即応遅復帰機能
、バーグラフ化機能をμ−ＣＰＵコントロールに置きか
えたものである。

Ｄ−ラッチ（８）からのパラレルデータを入力ボート０
小でｃ　ｐ　ｖ　（１６１に取り込み、各種処理をソフ
トウエアで行なった後、出力ポートα９に出力し、ドラ
イバ（１す）で各ＬＥＤＱ３）を駆動する。更にＣＰＵ
Ｑ［９にピークホールド機能をもたせることもできる。

ピークホールド機能は、過去の信号レベルの最高レベル
に対応する表示ＬＥＤを現在レベルと同時に点灯する機
能である。また表示ビットを例えば、２ｄＢステツプと
更にこまかくすることも可能である。

従来のデジタルレベル表示回路は以上のように構成され
ており、第２図の構成例では１チャンネル分の構成であ
り、マルチチャンネル化する１こＣまそのままチャンネ
ル分の７１−ドウエアが増加する。

ビット数を増したり、表示ステップをこまかくすれはな
おさらである。また、ピークホールド機能もない。第３
図の構成例では、複雑な機能をμｍＣＰＵで処理するの
で、／％−ドウエアは比較的少なくてすむ。しかし、マ
ルチチャンネル化するには、μｍＣＰＵの速度か不足し
、数チャンネル分しか処理しきれないという欠点がある
。

この発明は、上記のような従来のもののマルチチャンネ
ル化における欠点を除去するためになされたもので、バ
ーグラフ表示機能、ピークホールド機能等の主要機能部
分を時分割多重で処理することにより、ハードウェアの
増加を押えることのできるマルチチャンネルのデジタル
レベル表示回路を提供することを目的としている。

以下、本発明の一実施例を図について説明する。

第７図は本発明の一実施例によるデジタルレベル表示回
路を示し、図において、（１）はデータ入力端子、（５
）はＭＳＢラッチ用Ｄ−ラッチ、（６）はＥＸＯＲゲー
ト、（７）はシリアルパラレル変換回路である。

この部分は従来回路と同じであるか、ＭＳＢクロック、
シフトクロック、ワードクロックは省略している。（８
）はラッチであるが、出力はトライステートになってお
り、クロックＣ１ａ−Ｃｉａで出力を制御することによ
りデータ１３ｏａ　ｘ　ＩＢｎａをビットごとに時分割
多重化する。ここで１〜ｉは各チャンネルを、０〜ｎは
データの各ビットを示す。

また、（９）はオーバーフロー検出ゲート、ａＤはバー
グラフ化ゲート群、（旧はピーク検出ゲート群ので検出
されたピークピッ）　Ｂｍｄ　、Ｂｏ　ｄ　−Ｂｎｄを
入力データ１３ｍａ　、Ｂｏａ　ｘ　Ｂｎａに加えるこ
とによりピークホールドを行なうためのピークホールド
付加ゲート群である。そしてバーグラフ化、ピークホー
ルド付加、オーバーフロービット付加されたデータＢｍ
ｂ。

Ｂｏｂ＝Ｂｎｂはパスライン６１）に送られる。このデ
ータはラッチ器により各チャンネルごとにラッチされ、
ラッチされたデータＢｍＣ、ＢＯＣ””’　１３ｎｃは
パスライン（支）に送られる。このラッチ■の出力もま
たトライステートであり、これはクロックｃ１ｂ−ｃｉ
ｂにより制御されてデマルチプレクスされたものとなっ
ている。そして蝿はアンドゲート（支）、リトリガブル
ワンショツトマルチ０α、オアゲート（２１）からなり
、音声信号レベルを即応遅復帰表示するためにラッチ回
路＠を制御する即応遅復帰制御回路である。

また（至）はパスライン３１１　、■のデータのレベル
の大、小を比較するレベルコンパレータ、０ηはＬＥＤ
ドライバ、１２は電流制限抵抗、（１３はＬＥＤ、（至
）は各チャンネル毎にＬＥＤＱ３１をオンしてゆくため
のトランジスタである。また（至）〜■は各々時分割ク
ロックＣ１ａ−Ｃｉａ　、Ｃ１ｂ−Ｃｉｂ　、　Ｃ１ｃ
＝Ｃｉｃを発生するためのデコーダであり、（至）はそ
のためのクロック入力端子である。

第８図は上記デジタルレベル表示回路による表示例を示
し、図において、Ｐは過去のピークレベル、Ｌは現在の
表示レベルである。

次に動作について説明する。

シリアルの２ｓコンプリメンタリ信号がパラレルに変換
されるまでの過程は従来と同様である。

ラッチ（８）は各チャンネルのパラレル信号を時分割多
重し、オーバーフロー検出ゲート（９〕およびバーグラ
フ化回路（Ｉ＋）　４まこの時分割多重信号１３ｏａ　
”””　Ｂｎａにオーバーフロービットを付加し、バー
グラフ表示用データに変換する。ピークホールドゲート
群αＱはピークホールド表示を行なうためにピーク検出
ゲート群ので検出されたピークビットＢｍｄ　、Ｂｏｄ
〜Ｂ１１ｄをバーグラフ表示用データに付加し、以上の
３つの回路（Ｉｌｌ　（９１（１υによりバーグラフ化
、ピークビット付加、オーバフロービット付加されたデ
ータＢｍｂ　、Ｂｏｂ−Ｂｎｂはパスライン３Ｄに送ら
れる。このデ−タＢｍｂ、Ｂｏｂ〜Ｂｎｂはラッチ回路
＠により各チャンネル毎にラッチされてクロックＣ１ｂ
＝Ｃｉｂによりデマルチプレックスされパスライン国に
送られる。

ソシテレイルコンバレータ（財）はデータバス（３ｅｌ
　１７）　データＢｍｂ　、Ｂｏｂ−Ｂｎｂと、データ
バス■のデータＢｍＣ。

ＢＯＣ””ＢｎＣを各チャンネル毎に比較し、即応遅復
帰制御回路田へ判定結果を送る。この即応遅復帰制御回
路画はデータバスＧｌ）のデータＢｍｂ　、Ｂｏｂ　−
Ｂｎｂの方が大きい場合ランチにヘラッチ信号を送り、
表示データ１３ｍｃ　、　）３ｏｃ　１％／　ＢｎＣを
更新する。またデータバスｃ３］）のデータＢｍｂ　、
Ｂｏ　ｂ　＝　Ｂｎ　ｂの方が小さい場合がリトリガブ
ルワンショツトマルチ００）で決まる一定時間以上続い
た場合にも表示データＢｍＣ，ＢＯＣ”””ＢｎＣを更
新する。このようにして即応遅復帰動作が行なわれる。

ピーク検出回路吸）は表示データＢｍＣ，ＢＯｒ戻すこ
とによりピークホールドを行なうものである。トランジ
スタ（至）はクロックＣ１ｃ−Ｃｉｃにより、Ｌ　Ｅ　
Ｄ　（４３）表示を時分割で行なうための電源スイッチ
の役割をしており、これによりＬ　Ｅ　Ｄ　Ｑ３１はパ
スライン図からの信号１３ｍｃ　、ＢＯＣ’＝　ＢｎＣ
に応じて第８図に示すように各チャンネル毎に音声信号
レベルと過去の信号のピークレベルとをあわせて表示す
る。

なお、上記実施例では表示レベルのステップを５ｄＢと
しているが、更に細かい表示ステップを行なう場合は、
パスライン（３０）の各ビットから、必要な中間ステッ
プになるようなＡ　Ｎ　Ｉ）ゲートを設ければ容易に表
示ステップを増大できる。

以上の様に本発明によれは、バーグラフ化、オーバフロ
ー検出、ピークホールド、即応遅復帰、ＬＥＤドライブ
などの機能を時分割多重で処理するようにしたので、マ
ルチチャンネルの表示を行なう場合にハードウェア量が
少なぐてずむ効果がある。

【図面の簡単な説明】

第１図は信号レベルと表示レベルとの関係を示す図、第
２図、第３図および第４図は従来のデジ　　□タルレベ
ル表示回路の２つの構成例およびその表示例を示す図、
第５図は２′Ｓコンプリメンタリ符号フォーマットの説
明図、第６図は入力データおよびそのクロックのタイム
チャート因、第７図および第８図は本発明の一実施例に
よるデジタルレベル表示回路の構成例およびその表示例
を示す図である。 （８）・・・ラッチ回路、ａＤ・・・バーグラフ化回路
、０８）・・・ピークホールド付加回路、田・・・即応
遅復帰制御回路、（２滲・・・レベルコンパレータ、＠
・・・ピーク検出回路、（１３１・・・レベル表示用Ｌ
ＥＤ（バーグラフ表示器）なお図中同一符号は同−又は
相当部分を示す。 代　　理　　人　　　　　　　葛　　野　　信　　−第
１図 Ｂキ間

Claims (1)

【特許請求の範囲】
1. （１）　　デジタルオーディオ機器におけるデジタル音
   声信号レベルをバーグラフ表示するためのデジタルレベ
   ル表示回路において、複数チャンネルの入力デジタル音
   声信号の振幅の絶対値をそれぞれラッチし各ビット毎に
   時分割多重するラッチ回路と、該時分割多重された音声
   信号データをバーグラフ表示用データに変換するバーグ
   ラフ化回路と、上記バーグラフ表示用データｌこ後述す
   るピーク検出回路の最上位レベルビットを付加するピー
   クホールド付加回路と、該ピークホールド付加回路の出
   力をラッチし、これをデマルチプレックスするラッチ回
   路と、該ラッチ回路でデマルチプレックスされたデータ
   と上記ピークホールド付加回路の出力を比較するレベル
   コンパレ：タト、上記ピークホールド付加回路の出力が
   上記デマルチプレックスされたデータより大きい時ある
   いは該ピークホールド付加回路の出力が上記デマルチプ
   レックスされたデータより小さい状態が一定時間経過し
   た時該ラッチ回路に新しいデータをラッチさせる即応遅
   復帰制御回路と、上記ラッチ回路の出方のうちの最上位
   レベルビットを検出するピーク検出回路と、上記ラッチ
   回路の出方を用いて音声信号レベルをその過去のピーク
   値とともにバーグラフ表示するバーグラフ表示器とを備
   えたことを特徴とするデジタルレベル表示回路。