JP2861533B2 - ディジタルデータの装置内伝送システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はディジタルデータの装置内伝送シ
ステムに関し、特に異なる信号フォーマットを有するデ
ィジタル入力信号を受けて、これ等を所定フォーマット
に変換後にディジタル信号処理をなすディジタル装置内
のデータ伝送方式に関する。

【０００２】

【従来技術】従来、この種のディジタル信号の装置内伝
送方式は、特にディジタル信号の伝送装置において装置
外とのインタフェース部から入力される異速度（フォー
マットも当然異なる）のディジタル信号を一括処理する
信号処理部へ伝送する目的で用いられる。

【０００３】図３はこの様なディジタル信号伝送方式の
一例を示すシステムブロック図であり、図４はその信号
フォーマット例を示している。両図において、（Ａ），
（Ｂ）は夫々対応しており、図３（Ａ）のシステム構成
では図４（Ａ）の信号フォーマットが、図３（Ｂ）のシ
ステム構成では図４（Ｂ）の信号フォーマットが夫々用
いられるものとする。

【０００４】図３（Ａ），（Ｂ）において、外部からの
信号はインタフェース部１Ａまたは１Ｂで受けてフォー
マット変換され、これがコネクタ１５を介して信号線１
６ａ〜１６ｃへ送出される。そして、コネクタ１７を介
してディジタル信号処理部２へ入力されるようになって
おり、共通のディジタル処理部２に対して、２種のディ
ジタル信号を夫々対応した２種のインタフェース部１Ａ
及び１Ｂで受け、これ等を共通のディジタル信号処理部
２のコネクタ１５，１７の信号線１６ａ〜１６ｃに合致
したフォーマット信号に夫々変換処理するようになって
いる。

【０００５】先ず、図３（Ａ），図４（Ａ）の場合につ
いて述べる。インタフェース部１Ａは同一のインタフェ
ース盤１３ａ〜１３ｃが３枚設けられている。これ等各
インタフェース盤１３ａ〜１３ｃは装置外からある速度
の８ビットパラレルディジタル信号２７ａ〜２７ｃを夫
々受け、これ等を８ビットバラレル信号２８ａ〜２８ｃ
に夫々変換線路１４ａ〜１４ｃに出力する。（尚、図４
（Ａ）の例ではフォーマット変換は行わずに入力をその
まま出力しているが、速度変換を行うこともある。この
場合は、入力のタイムスロットＴ10をＴ10′に変換し、
この変換後の速度をＦbps とする）。

【０００６】変換後の８ビットパラレルディジタル信号
２８ａ〜２８ｃの３組は、２４ピンのコネクタ１５を介
しまた信号線１６ａ〜１６ｃを夫々通じてディジタル信
号処理部２へ伝送される。

【０００７】この処理部２では、コネクタ１７を介して
入力された速度Ｆの８ビットパラレル信号３組を多重化
部１８にて多重化し、３Ｆbps の８ビットパラレル信号
２９とする。そして、セレクタ１９で入力Ａを選択して
処理部９で処理する。

【０００８】次に、入力ディジタル信号が図４（Ｂ）の
信号３０に示す様な８ビットパラレルディジタル信号の
場合であれば、図３（Ａ）のインタフェース部１Ａの代
りに図３（Ｂ）のインタフェース部１Ｂが用いられ、コ
ネクタ１５に挿入される。

【０００９】この場合について図３（Ｂ）、図４（Ｂ）
を参照して述べる。インタフェース部１Ｂは１個のイン
タフェース盤２０を有し、図４（Ａ）の入力信号２７ａ
〜２７ｃの３倍の速度を有する入力信号３０を入力とす
る。

【００１０】この入力信号３０はインタフェース盤２０
により変換されて信号３１のフォーマットで線路１４ｃ
（この場合は８ビットの線路１つを用いれば良い）へ出
力される。この場合の８ビットパラレル信号の速度は３
Ｆbps となっている。

【００１１】この線路１４ｃの３Ｆbps の８ビットパラ
レル信号３１は、コネクタ１５、線路１６ｃ、コネクタ
１７を経て、ディジタル信号処理部２へ入力される。

【００１２】この処理部２では、セレクタ１９に入力Ｂ
を選択することにより直接信号処理部９で処理が行われ
ることになる。

【００１３】この様な従来の方式では、インタフェース
部１Ａ，１Ｂの出力端子が８×３＝２４本必要となる。
そのために、ディジタル信号処理部２へＮ個のインタフ
ェース部から信号が入力される場合には、処理部２のコ
ネクタ７のピン数は２４×Ｎ本必要となってピン数の増
大を招くという欠点がある。

【００１４】

【発明の目的】本発明の目的は、ディジタル信号処理部
におけるコネクタピン数の増大を防止して少ないピン数
で異種のフォーマットディジタル信号の装置内伝送を可
能としたディジタルデータの装置内伝送システムを提供
することである。

【００１５】

【発明の構成】本発明によるディジタルデータの装置内
伝送システムは、所定速度のｂビット（ｂは２以上の整
数）パラレル信号を入力とし、前記ｂビットパラレル信
号の第１ビットから第ｍビット（ｍはｂ／ｎ（ｎは２以
上の自然数）を切上げた自然数）をｍビットパラレル信
号の第１タイムスロットとし、第（ｍ＋１）ビットから
第２ｍビットをｍビットパラレル信号の第２タイムスロ
ットとし、更に第（ｍ（ｎ−１）＋１）ビットから第ｂ
ビットをｍビットパラレル信号の第ｎタイムスロットと
し、これ等タイムスロットに余りが生じたときは空ビッ
トを挿入するフォーマット変換を各々が行うｎ個の第１
のインタフェース手段と、前記所定速度のｎ倍の速度を
持ち第１から第ｎの各タイムスロットにはｂビットパラ
レル信号が挿入されたディジタル信号を入力とし、これ
等ｂビットパラレル信号の各々に対して前記第１のイン
タフェス手段のフォーマット変換と同一の変換を行う第
２のインタフェース手段と、前記ｎ個の第１のインタフ
ェース手段の出力または前記第２のインタフェース手段
の出力を入力として、第１から第ｎのタイムスロットの
各々には対応する前記ｂビットパラレル信号を夫々挿入
するフォーマット逆変換を行うフォーマット変換手段と
を含むことを特徴とする。

【００１６】

【実施例】次に、本発明の実施例を図面を参照しつつ詳
細に説明する。図１は本発明の実施例のシステムブロッ
ク図であり、図２はその信号フォーマット例を示してい
る。この場合も、両図（Ａ），（Ｂ）は夫々対応したも
のである。

【００１７】図１（Ａ），図２（Ａ）において、インタ
フェース部１Ａは同一のインタフェース盤３ａ〜３ｃが
３枚設けられている。これ等各インタフェース盤３ａ〜
３ｃは装置外からある速度の８ビットパラレルディジタ
ル信号２１ａ〜２１ｃを夫々受け、これ等を３倍の速度
を有する３ビットパラレル信号２２に変換して、各々３
ビットからなる信号線４ａ〜４ｃに夫々出力する。

【００１８】インタフェース盤３ａについて述べると、
８ビットパラレル信号１−１〜１−８のうちビット１−
１〜１−３を第１タイムスロットＴ1 に、ビット１−４
〜１−６を第２タイムスロットＴ2 に、ビット１−７〜
１−８を第３タイムスロットＴ3 に夫々挿入する様に、
速度変換を行うのである。

【００１９】尚、空で示した部分は任意に使用可能であ
り、他のインタフェース盤３ｂ，３ｃについても同様と
する。

【００２０】入力ディジタル信号の速度を従来例と同じ
とすれば、変換後の各３ビットパラレル信号速度は３Ｆ
bps となり、これ等３ビット信号２２である３本４ａ〜
４ｃは、９ピンのコネクタ５を介して信号線６ａ〜６ｃ
を夫々通じてディジタル信号処理部２のコネクタ７へ印
加される。

【００２１】この処理部２では、コネクタ７から入力さ
れた各３ビットパラレル信号はフォーマット変換部８で
フォーマット変換される。この場合の信号速度は変化せ
ず、空ビットが取除かれると共に各タイムスロットＴ1
〜Ｔ3 に、夫々８ビットパラレル信号１−１〜１−８，
２−１〜２−８，３−１〜３−８が挿入され、信号２３
が得られる。

【００２２】この信号２３が信号処理部９へ入力されて
信号処理が行われる。

【００２３】次に、図１（Ｂ），図２（Ｂ）の場合につ
いて説明する。この場合のインタフェース部１Ｂのイン
タフェース盤１０は１枚であり、そのディジタル入力信
号２４は先の入力信号２１ａ〜２１ｃの３倍の速度を持
っているものとする。

【００２４】このディジタル入力信号２４は第１タイム
スロットＴ1 にビット１−８の８ビットが、第２タイム
スロットＴ2 にビット９〜１６の８ビットが、第３タイ
ムスロットＴ3 にビット１７〜２４の８ビットが夫々挿
入されたフォーマットである。

【００２５】この入力信号２４はインタフェース盤１０
でフォーマット変換されて３Ｆbpsの速度を持つ９ビッ
トパラレル信号２５となり、各々が３ビットの線路４ａ
〜４ｃへ導出される。

【００２６】このインタフェース盤１０での変換処理は
図１（Ａ）のインタフェース盤３ａ〜３ｃのそれと同一
となっている。

【００２７】こうして得られた、９ビットパラレル信号
２５は３ビットずつコネクタ５を介して信号線６ａ〜６
ｃを介してコネクタ７へ入力され、ディジタル信号処理
部２へ印加される。

【００２８】この処理部２は図１（Ａ），図２（Ａ）と
全く同一の処理を行うことになる。

【００２９】こうすることにより、異種フォーマットを
有するディジタル信号を従来の２４ピンから９ピンのコ
ネクタ５，７を用いて装置内伝送することが可能とな
り、更にディジタル信号処理部２内でも全く同一処理を
行うことができることになる。

【００３０】上記実施例では、入力信号のパラレルビッ
ト数ｂ＝８とし、変換後のタイムスロットの数ｎ＝３と
した場合を示しているが、一般には以下の如く説明でき
る。

【００３１】インタフェース盤（３ａ〜３ｃ）は、ｂビ
ットパラレル信号を入力とし、このパラレル信号の第１
ビット〜第ｍビット（ｍはｂ／ｎ（ｎは２以上の自然
数）を切上げた自然数）をｍビットパラレル信号の第１
タイムスロットとし、第（ｍ＋１）ビット〜第２ｍビッ
トをｍビットパラレル信号の第２タイムスロットとし、
更に第（ｍ（ｎ−１）＋１）ビット〜第ｂビットをｍビ
ットパラレル信号の第ｎタイムスロットとし、これ等各
タイムスロットに余りが生じたときには空ビットを挿入
するフォーマット変換を行うものである。

【００３２】インタフェース盤（１０）はインタフェー
ス盤３ａ〜３ｃの入力信号のｎ倍の速度を有し、これ等
インタフェース盤３ａ〜３ｃと同一のフォーマット変換
を行い、更に変換後の第１のｍｎビットのデータをｍｎ
ビットパラレルデータの第１ビットから第ｍビット、第
２のｍｎビットのデータをｍｎビットパラレルデータの
第（ｍ＋１）ビットから第２ｍビット、第ｎのｍｎビッ
トのデータをｍｎビットパラレルデータの第（ｍ（ｎ−
１）＋１）ビットから第ｍｎビットとする変換を行う。

【００３３】そして、インタフェース盤３ａ〜３ｃと同
一のものをｎ個またはインタフェース盤１０を１個の出
力をディジタル信号処理部２へ入力するようにする。

【００３４】

【発明の効果】叙述の如く、本発明によれば、異種フォ
ーマットのディジタル信号の装置内伝送が少ないピン
数、信号線数で行えるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【図２】本発明の実施例の各信号のフォーマット図であ
る。

【図３】従来の装置内伝送システムのブロック図であ
る。

【図４】従来の各信号のフォーマット図である。

【符号の説明】

１Ａ，１Ｂ インタフェース部 ２ ディジタル信号処理部 ３ａ〜３ｃ，１０ インタフェース盤 ４ａ〜４ｃ，６ａ〜６ｃ 信号線 ５，７ コネクタ ８ フォーマット変換部 ９ 信号処理部

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 所定速度のｂビット（ｂは２以上の整
   数）パラレル信号を入力とし、前記ｂビットパラレル信
   号の第１ビットから第ｍビット（ｍはｂ／ｎ（ｎは２以
   上の自然数）を切上げた自然数）をｍビットパラレル信
   号の第１タイムスロットとし、第（ｍ＋１）ビットから
   第２ｍビットをｍビットパラレル信号の第２タイムスロ
   ットとし、更に第（ｍ（ｎ−１）＋１）ビットから第ｂ
   ビットをｍビットパラレル信号の第ｎタイムスロットと
   し、これ等タイムスロットに余りが生じたときは空ビッ
   トを挿入するフォーマット変換を各々が行うｎ個の第１
   のインタフェース手段と、前記所定速度のｎ倍の速度を
   持ち第１から第ｎの各タイムスロットにはｂビットパラ
   レル信号が挿入されたディジタル信号を入力とし、これ
   等ｂビットパラレル信号の各々に対して前記第１のイン
   タフェス手段のフォーマット変換と同一の変換を行う第
   ２のインタフェース手段と、前記ｎ個の第１のインタフ
   ェース手段の出力または前記第２のインタフェース手段
   の出力を入力として、第１から第ｎのタイムスロットの
   各々には対応する前記ｂビットパラレル信号を夫々挿入
   するフォーマット逆変換を行うフォーマット変換手段と
   を含むことを特徴とするディジタルデータの装置内伝送
   システム。