JPS59119730A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59119730A JPS59119730A JP23292682A JP23292682A JPS59119730A JP S59119730 A JPS59119730 A JP S59119730A JP 23292682 A JP23292682 A JP 23292682A JP 23292682 A JP23292682 A JP 23292682A JP S59119730 A JPS59119730 A JP S59119730A
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- H—ELECTRICITY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、特に多層の絶縁膜が形成される半導体基板
から電極を導出するための開孔部（コンタクトホール）
を形成する半導体装置の製造方法に関する。
から電極を導出するための開孔部（コンタクトホール）
を形成する半導体装置の製造方法に関する。
〔発明の技術的背景およ稀その問題点〕半導体素子の形
成された半導体基板の主表面には、半導体素子部を効果
的に保護するために、少なくとも２種類の絶縁膜が積層
して形成されている。このような半導体装置において、
上記多層にした絶縁膜で保護される半導体基板から電・
陰を導出するためには、その絶縁）漠に対して開孔部（
コンタクトホール）を形成する必妄がある。すなわち、
第１図に示すように、半導体素子の形成されたシリコン
（Ｓｌ）等でなる半導体基板１１の表面に、シリコン酸
化膜ｔ８ ｉ ０２） でなる下層絶縁膜１２を形成
し、この絶縁膜１２の表面上にさらに、例えばシリコン
屋化膜（ｓｉ３ＮＪでなる上層絶縁膜１３を横１婿して
形成している。
成された半導体基板の主表面には、半導体素子部を効果
的に保護するために、少なくとも２種類の絶縁膜が積層
して形成されている。このような半導体装置において、
上記多層にした絶縁膜で保護される半導体基板から電・
陰を導出するためには、その絶縁）漠に対して開孔部（
コンタクトホール）を形成する必妄がある。すなわち、
第１図に示すように、半導体素子の形成されたシリコン
（Ｓｌ）等でなる半導体基板１１の表面に、シリコン酸
化膜ｔ８ ｉ ０２） でなる下層絶縁膜１２を形成
し、この絶縁膜１２の表面上にさらに、例えばシリコン
屋化膜（ｓｉ３ＮＪでなる上層絶縁膜１３を横１婿して
形成している。
このように複数のｒｉ７４で形成される絶縁膜１２゜１
３は、半導体素子のベッシベーション効果を増すために
用いられる。このそれぞれの絶縁膜１２．１３に対して
は、半導体基＆１１に形成された半導体素子の電極導出
部に対応して、連通ずる開孔部を形成するものである。
３は、半導体素子のベッシベーション効果を増すために
用いられる。このそれぞれの絶縁膜１２．１３に対して
は、半導体基＆１１に形成された半導体素子の電極導出
部に対応して、連通ずる開孔部を形成するものである。
すなわち、はじめに上層の絶縁膜１３に対して、マスク
合わせ工程を経てフォトエツチングを施し、上層開孔部
１３ａを形成し、次に下層の絶縁膜１２に対して再び別
のマスク合わせ工程を経てフォトエツチングを施し、下
層開孔部１２ａを形成し、基板１１表面の素子電極部に
アルミ配線接続が行なわれるようにする。この場合、上
１畜開孔部１３ａは、下層開孔部１２ａとのマスク合わ
せずれを考慮して、比較的太きく形成される。
合わせ工程を経てフォトエツチングを施し、上層開孔部
１３ａを形成し、次に下層の絶縁膜１２に対して再び別
のマスク合わせ工程を経てフォトエツチングを施し、下
層開孔部１２ａを形成し、基板１１表面の素子電極部に
アルミ配線接続が行なわれるようにする。この場合、上
１畜開孔部１３ａは、下層開孔部１２ａとのマスク合わ
せずれを考慮して、比較的太きく形成される。
したがって、上層開孔部１３ａが必要以上に大型化して
、集積密度を上げるために効果的でない０・ このような問題を解消するには、第２図に示すように、
上層開孔部１３ａを形成した後に、この上層開孔部１３
ａの形成された上層絶縁膜１３をエツチングマスクとし
て、自己整合的に下層絶縁膜Ｉ２にエツチングを施して
下層開孔部１２ａを形成することも考えられる。
、集積密度を上げるために効果的でない０・ このような問題を解消するには、第２図に示すように、
上層開孔部１３ａを形成した後に、この上層開孔部１３
ａの形成された上層絶縁膜１３をエツチングマスクとし
て、自己整合的に下層絶縁膜Ｉ２にエツチングを施して
下層開孔部１２ａを形成することも考えられる。
しかしこのようにしたのでは、下層絶縁膜１２のサイド
エツチングに伴って上１−絶縁膜１ｊにひさしのような
ｚｂ出し部１４が生ずる。
エツチングに伴って上１−絶縁膜１ｊにひさしのような
ｚｂ出し部１４が生ずる。
すなわち第３図に示すように、このような開孔部１２ａ
、１３ａに対して電極配線層１５を形成すると、張シ出
し部１４の段差が原因となって、電極配線層１５に断線
部が牢するような新たな間靭が発生する。
、１３ａに対して電極配線層１５を形成すると、張シ出
し部１４の段差が原因となって、電極配線層１５に断線
部が牢するような新たな間靭が発生する。
この発明は上記のような問題点を解決するためになされ
たもので、多１＠にした絶縁膜に対して、１回のマスク
合わせによる簡単な手段で、断線状態のない確実な配線
層が、高集積度状態で実現できるようにする半導体装置
の製造方法を提供することを目的とする。
たもので、多１＠にした絶縁膜に対して、１回のマスク
合わせによる簡単な手段で、断線状態のない確実な配線
層が、高集積度状態で実現できるようにする半導体装置
の製造方法を提供することを目的とする。
すなわち、この発明に係る半導体装置の製造方法は、複
数層にしたち縁膜の表面にエツチングマスクを形成し、
このエツチングマスクを用いて上層およびＦ層の絶縁膜
にそれぞれ開孔部を形成すると共に、さらに上記エツチ
ングマスクを残存した状態で上層絶縁膜部を再度エツチ
ング処理するものである。
数層にしたち縁膜の表面にエツチングマスクを形成し、
このエツチングマスクを用いて上層およびＦ層の絶縁膜
にそれぞれ開孔部を形成すると共に、さらに上記エツチ
ングマスクを残存した状態で上層絶縁膜部を再度エツチ
ング処理するものである。
以下図面によりこの発明の一実施例を説明する。
第４図はその製造工程を説明するもので、まず同図（Ａ
）に示すように、半導体素子の形成された半導体基板１
１の主表面には、シリコンｔｌ化膜（Ｓｉｎ２）でなる
Ｆ１絶縁膜１２と７リコン窒化膜（Ｓ ｉ ３ Ｎ ４
）でなる上層絶縁膜１３とを積層して形成する。この絶
縁膜１２１１３は、それぞれプラズマＣＶ Ｄ （ｃ！
ｈｅ’ｍ１ｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法により０．７μｍ％０．３μｍの膜厚で、連続し
て破着形成されるもので、この上層の絶縁膜１３の表面
には、半導体基板１１に形成された半導体素子の電極部
に対応して開口を形成したマスクパターン２θを形成す
る。そしてこのマスクパターン２０をエツチングマスク
として、上層絶縁膜１３に混合ガス（ＣＦ、＋０２）に
ょシエッチングを施し、この絶縁膜１３に対して上層開
孔部２１ａを形成する。
）に示すように、半導体素子の形成された半導体基板１
１の主表面には、シリコンｔｌ化膜（Ｓｉｎ２）でなる
Ｆ１絶縁膜１２と７リコン窒化膜（Ｓ ｉ ３ Ｎ ４
）でなる上層絶縁膜１３とを積層して形成する。この絶
縁膜１２１１３は、それぞれプラズマＣＶ Ｄ （ｃ！
ｈｅ’ｍ１ｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法により０．７μｍ％０．３μｍの膜厚で、連続し
て破着形成されるもので、この上層の絶縁膜１３の表面
には、半導体基板１１に形成された半導体素子の電極部
に対応して開口を形成したマスクパターン２θを形成す
る。そしてこのマスクパターン２０をエツチングマスク
として、上層絶縁膜１３に混合ガス（ＣＦ、＋０２）に
ょシエッチングを施し、この絶縁膜１３に対して上層開
孔部２１ａを形成する。
次に第４図（Ｊ３）に示すように、上記マスクパターン
２０を残存した状態で、上層絶縁膜１３をエツチングマ
スクとして、ｖｒｍ絶縁膜１２に混酸（ＣＨ，Ｃｏｏ
Ｈ）によりエツチングを施し、下層開孔部２１ｂを形成
する。この場合、″Ｆ層絶絶縁膜１２サイドエツチング
に伴って、上ｌ−絶縁膜１３には、その開孔部２１ａの
周縁が、ひさしのような張シ出し部１４となって残存す
るようになる。
２０を残存した状態で、上層絶縁膜１３をエツチングマ
スクとして、ｖｒｍ絶縁膜１２に混酸（ＣＨ，Ｃｏｏ
Ｈ）によりエツチングを施し、下層開孔部２１ｂを形成
する。この場合、″Ｆ層絶絶縁膜１２サイドエツチング
に伴って、上ｌ−絶縁膜１３には、その開孔部２１ａの
周縁が、ひさしのような張シ出し部１４となって残存す
るようになる。
このだめ第４図（Ｃ）に示すように、上記マスクパター
ン２０が残存する状態で、さらに上層絶縁膜Ｉ３に対し
て、混合ガス（ＣＦ、＋０２）によるエツチングを施し
、ｒ層間孔部２１ｂ上面の張シ出し部１４のみを除去し
て、上層および″Ｆ層開開孔部２１ａ、２１ｂ連続した
主開孔部２ノを形成する。この場合、下Ｉ―絶縁膜１２
のエッチング速度は、上層絶縁膜１３のエツチング速度
に対１−て、１０分の１以下に制御設定される。
ン２０が残存する状態で、さらに上層絶縁膜Ｉ３に対し
て、混合ガス（ＣＦ、＋０２）によるエツチングを施し
、ｒ層間孔部２１ｂ上面の張シ出し部１４のみを除去し
て、上層および″Ｆ層開開孔部２１ａ、２１ｂ連続した
主開孔部２ノを形成する。この場合、下Ｉ―絶縁膜１２
のエッチング速度は、上層絶縁膜１３のエツチング速度
に対１−て、１０分の１以下に制御設定される。
そして第５図に示すように、上記マスクパターン２０を
除去して、半導体基板１１の半導体素子の電悌部に対応
する主開孔部２１に、アルミニウムＡｊによる電極配線
層２２を形成して半導体素子の電極部を導出する。
除去して、半導体基板１１の半導体素子の電悌部に対応
する主開孔部２１に、アルミニウムＡｊによる電極配線
層２２を形成して半導体素子の電極部を導出する。
この場合、前述したように上層の絶縁膜１３による張り
出し部１４を除去したことによって、連峰した面を有す
る主開孔部２１が形成される状態であるため、電極配線
層２２は断線の原因となる段差部を形成することなく導
出される。
出し部１４を除去したことによって、連峰した面を有す
る主開孔部２１が形成される状態であるため、電極配線
層２２は断線の原因となる段差部を形成することなく導
出される。
この主開孔部２Ｉは、複数のマスク合わせ作業ので、半
導体装置の集積度を上げるために特に障害を有するもの
ではない。
導体装置の集積度を上げるために特に障害を有するもの
ではない。
尚、上記実施例では、絶縁膜を２ｔ＠１２゜１３として
示したが、この絶縁膜は半導体素子部の保護等のため、
さらに多層化される場合でも同様に実施できる。すなわ
ち最上層から順次エツチング開孔し、さらにその後ひさ
し状部を除去するエツチング処理を繰シ返せばよいもの
である。
示したが、この絶縁膜は半導体素子部の保護等のため、
さらに多層化される場合でも同様に実施できる。すなわ
ち最上層から順次エツチング開孔し、さらにその後ひさ
し状部を除去するエツチング処理を繰シ返せばよいもの
である。
まだ上記実施例では、積層される絶縁膜１２゜１３材料
として、それぞれシリコン酸化膜（Ｓｉ０２）およびシ
リコン窒化膜（Ｓ ｉ ３Ｎ ４）を用いているが、こ
の材料に代わるものとして、例えばポリイミド樹脂を用
いてもよい。
として、それぞれシリコン酸化膜（Ｓｉ０２）およびシ
リコン窒化膜（Ｓ ｉ ３Ｎ ４）を用いているが、こ
の材料に代わるものとして、例えばポリイミド樹脂を用
いてもよい。
以上のようにこの発明によれは、多層の絶縁膜に対して
１回のマスク合わせ工程′で、半導体基板表面の半導体
素子の電極部に連通ずる開孔部を、段差のない連続した
側面で形成することができ、電気的特性の良好な電極配
線層を効率的に形成することが可能と々る。そして、半
導体装置の信頼性の向上を効果的にはかれるようになる
。
１回のマスク合わせ工程′で、半導体基板表面の半導体
素子の電極部に連通ずる開孔部を、段差のない連続した
側面で形成することができ、電気的特性の良好な電極配
線層を効率的に形成することが可能と々る。そして、半
導体装置の信頼性の向上を効果的にはかれるようになる
。
第１図および第２図はそれぞれ従来の半導体装′若の製
造工程を説明する断面構成図、第３図は上記第２図の製
造工程で製造される半導体装置の電極配線層を示す断面
構成図、第４図ｆＡ）乃至（Ｃ）はそれぞれこの発明の
一実施例に係る半導体装置の製造工程を順次説明する断
面構成図、第５図はこの製造工程で製造される半導体装
置の電極配線層を示す断面構成図である。 １１・・・半導体基板、１２・・・ｒ層絶縁膜、１３・
・・上ｆ層絶縁膜、Ｉ４・・・張り出し部、２ｏ・・・
マスクパターン、２ノ・・・主開孔部、２１ａ・・・上
層開孔部、２１ｂ・・″Ｆ層開開孔部 出願人代理人 弁理士 鈴 江 武 彦第 １ 図 第２図 第３図
造工程を説明する断面構成図、第３図は上記第２図の製
造工程で製造される半導体装置の電極配線層を示す断面
構成図、第４図ｆＡ）乃至（Ｃ）はそれぞれこの発明の
一実施例に係る半導体装置の製造工程を順次説明する断
面構成図、第５図はこの製造工程で製造される半導体装
置の電極配線層を示す断面構成図である。 １１・・・半導体基板、１２・・・ｒ層絶縁膜、１３・
・・上ｆ層絶縁膜、Ｉ４・・・張り出し部、２ｏ・・・
マスクパターン、２ノ・・・主開孔部、２１ａ・・・上
層開孔部、２１ｂ・・″Ｆ層開開孔部 出願人代理人 弁理士 鈴 江 武 彦第 １ 図 第２図 第３図
Claims (1)
- 半導体素子が形成された半導体基板の主表面に少なくと
も２種類の絶縁膜を積層して形成する手段と、この積層
された絶縁膜の表面上に上記半導体素子の電極部に対応
して開口が形成されるマスクパターンを形成する手段と
、このマスクパターンに対応して最上層の絶、碌ｌ摸に
第１の開孔を形成する手段と、この最上層に形成された
開孔および上記マスクパターンに対応して次の層の絶縁
ｊ漠に第２の開孔を形成する手段と、前記マスクパター
ンを用いて上記第２の開孔の上面に張り出す状態にある
上記第１の開孔の周縁部分を除去する手段とを具備し、
上記積層さ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23292682A JPS59119730A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23292682A JPS59119730A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119730A true JPS59119730A (ja) | 1984-07-11 |
| JPS647493B2 JPS647493B2 (ja) | 1989-02-09 |
Family
ID=16947000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23292682A Granted JPS59119730A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053147U (ja) * | 1990-12-19 | 1993-01-19 | 北海製罐株式会社 | 注出口体 |
-
1982
- 1982-12-24 JP JP23292682A patent/JPS59119730A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053147U (ja) * | 1990-12-19 | 1993-01-19 | 北海製罐株式会社 | 注出口体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS647493B2 (ja) | 1989-02-09 |
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