JPS59117782A - Refresh control system of storage device - Google Patents
Refresh control system of storage deviceInfo
- Publication number
- JPS59117782A JPS59117782A JP57229558A JP22955882A JPS59117782A JP S59117782 A JPS59117782 A JP S59117782A JP 57229558 A JP57229558 A JP 57229558A JP 22955882 A JP22955882 A JP 22955882A JP S59117782 A JPS59117782 A JP S59117782A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- normal operation
- time
- time interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、記１ｑ装置すフレ、シュ勃作の制御方式に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field to Which the Invention Pertains] The present invention relates to a control system for the above-mentioned 1q apparatus for blowing and blowing.
従来、記憶装置のりフレソソユ動作の制御は、記憶装置
内に時間管理手段を持ち、一定時間にこの記憶装置と接
続している外部処理装置ヘリフレ７ノユ動作に移行する
ための信号を転送し、この外部処理装置が記憶装置へ読
出し・書込み動作要求（通常動作要求）を転送するのを
一時中止させる。そして、前記リフレッシュ動作に移行
するための信号の前に、通常動作要求があってもその動
作とりフレッシュ動作が重ならない時間に、前記時間管
理手段よりリフレッシュ実行信号が出される。これによ
りリフレッシュ動作が実行され、リフレッシュ動作の終
了する時刻にリフレッシュ動作に移行するため信号を解
除して、前記テータ処理装置からの通常動作要求の転送
を可能にする。Conventionally, to control the operation of a storage device, the storage device has a time management means, and at a certain time, the external processing device connected to this storage device transfers a signal to shift to the operation of the external processing device. Temporarily stops the external processing device from transferring read/write operation requests (normal operation requests) to the storage device. Then, before the signal for transitioning to the refresh operation, the refresh execution signal is issued by the time management means at a time when the normal operation and the refresh operation do not overlap even if there is a request for normal operation. As a result, a refresh operation is executed, and at the time when the refresh operation ends, the signal is released in order to shift to the refresh operation, thereby making it possible to transfer a normal operation request from the data processing device.
このような従来例方式では、リフレッシュ移行信号を転
送するすぐ前に通常動作要求があるものとして、この通
常動作のための時間を割り当てることが必要であり、通
常動作要求がないときにはこの時間が無駄になる欠点が
あった。In such a conventional method, it is assumed that there is a normal operation request immediately before the refresh transition signal is transferred, and it is necessary to allocate time for this normal operation, and when there is no normal operation request, this time is wasted. It had some drawbacks.
この従来例方式についてさらに詳しく説明すると、第１
図は従来例方式のフロック構成図、第２図はその動作タ
イムチャートである。To explain this conventional method in more detail, the first
The figure is a block diagram of a conventional system, and FIG. 2 is an operation time chart thereof.
カウンタ１の出力は信号線２を経由して、リフレノシュ
アドレスカウンタ３に与えられ、その出力は信号線４か
ら図外のリフレッシュされるメモリのアドレス回路に接
続される。カウンタ１の別の出力は、信号線５からリフ
レッシュ実行制御レジスフ２１と内部リフレノンユモニ
タレソスタ９に接続される。The output of the counter 1 is given to a refresh address counter 3 via a signal line 2, and the output is connected from a signal line 4 to an address circuit of a memory to be refreshed (not shown). Another output of the counter 1 is connected from a signal line 5 to a refresh execution control register 21 and an internal reflexion monitor resistor 9.
内部リフレノシュモニタレジスフ９にはさらにリフレッ
シュ終了情報か入力し、その出力は通常動作要求信号」
判定回路１２に接続される。この接続により所要のりフ
レノソユ動作はすへてこのカウンタ１の出力信号により
制御される。このカウンタ１の出力であるリフレノシュ
アＩレスキャリーアップ信号は信号線２より送出され、
これによりリフレノツユアドレスカウンタ３がカウント
アンプされ、リフレノンニアトレスハス４ヘリフレツシ
ユアドレスか信号線４から出力される。また、カウンタ
ｌの他の出力は、リフレノツユ制御情報線５を介して、
リフレッシュ実行制御レジスフ２１へ入力され、リフレ
ッシュ動作命令２ｏが出力される。さらに、内部リフレ
ノシュモニタレジスフ９は、カウンタｌの出力によりセ
ットされ、リフレッシュ終了情報８によりセットされ、
その出力は内部リフレッシュ信号１０となる。Refresh completion information is also input to the internal refresh monitor register 9, and its output is a normal operation request signal.
It is connected to the determination circuit 12. Due to this connection, the required flow rate operation is controlled by the output signal of this counter 1. The Refrenosure I-less carry-up signal, which is the output of this counter 1, is sent from the signal line 2,
As a result, the refresh address counter 3 is counted and amplified, and the reflex address near address 4 is outputted from the signal line 4. Further, the other output of the counter l is transmitted via the reflex control information line 5.
It is input to the refresh execution control register 21, and the refresh operation command 2o is output. Further, an internal refresh monitor register 9 is set by the output of the counter 1, and is set by the refresh end information 8,
Its output becomes an internal refresh signal 10.
通常動作要求受付判定回路１２は、この内部リフレッシ
ュ信号１０により、通常動作要求信号１１の受付けを判
断し、受付けられた場合（内部リフレッシュ信号ｌＯか
出力されていない場合）には、通常動作命令１３を出力
し、通常動作を開始する。The normal operation request acceptance determination circuit 12 determines whether the normal operation request signal 11 is accepted based on the internal refresh signal 10, and if the normal operation request signal 11 is accepted (internal refresh signal IO is not output), the normal operation request signal 13 is output and start normal operation.
しかし、上述のような従来のりフレッシュ制御方式では
、リフレッシュアドレスと、内部リフレッシュ信号１０
と、リフレッシュ動作命令２ｏとの時間的関係は、第２
図に示されるように固定的であり、常に内部リフレッシ
ュ信号１０の直前に通常動作要求信号１１が入力されて
通常動作が実行され、これが終了する時間まで待ってリ
フレッシュ動作命令２０が出力され、リフレッシュ動作
が実行される。したがって、通常動作要求信号１１が入
力されていなかった場合には、第２図の内部リフレソソ
ユ信号１０がセントされてから、リフレッシュ動作命令
２０が出力されるまでの時間が無駄に消費される。However, in the conventional refresh control method as described above, the refresh address and internal refresh signal 10
The temporal relationship between the refresh operation command 2o and the second
As shown in the figure, the normal operation request signal 11 is always input immediately before the internal refresh signal 10 to execute the normal operation, and after waiting until the time when this ends, the refresh operation command 20 is output and the refresh operation is performed. Action is performed. Therefore, if the normal operation request signal 11 is not input, the time from when the internal refresh signal 10 shown in FIG. 2 is sent until the refresh operation command 20 is output is wasted.
本発明は、記１．ｑ装置内でリフレッシュ動作の制御を
行う際に、リフレッシュ動作による通常動作要求の待ち
時間を無駄に消費せず最小限にとどめることを目的とす
る。The present invention is based on the following points 1. Q-Objective is to minimize the waiting time for a normal operation request due to a refresh operation, without wasting it, when controlling a refresh operation in a device.
本発明は、リフレッシュを要する素子を用いた記憶装置
において、記憶内容の更新の周期を管理し、周期ことに
トリガ信号を生起する時間管理手段と、そのトリ力信号
が発生される以前のある定められた第１の時間間隔と、
前記トリガ信号発生後のある定められた第２の時間間隔
のどちらか一方または双方の時間間隔内に、外部処理装
置からの動作要求が記憶装置へ入力されたかどうか判断
する外部動作監視手段と、前記第１および第２の時間間
隔内にこの外部動作要求か入力されていなかった場合は
前記第２時間間隔の終了後ただちにリフレッシュ動作を
起動し、外部動作要求が入力されていた場合にはその要
求による動作が終了した後にただちにリフレッシュ動作
を起動するリフレソシュ起動手段とを備え、前記トリガ
信号の発生により始まりリフレッシュ動作が終了する時
刻のある一定時間前に終わるリフレッシュ可能時間量間
隔終了後から少なくともりフレノンユ動作に必要な時間
たけ動作要求を禁止させることを特徴とする。In a storage device using an element that requires refreshing, the present invention provides a time management means for managing the update period of storage contents and generating a trigger signal in particular, and a certain predetermined time before the trigger signal is generated. a first time interval,
external operation monitoring means for determining whether an operation request from an external processing device is input to the storage device within one or both of a predetermined second time interval after the trigger signal is generated; If this external operation request has not been input within the first and second time intervals, the refresh operation is started immediately after the end of the second time interval, and if the external operation request has been input, the refresh operation is started. and a refresh start means for starting a refresh operation immediately after the requested operation is completed, the refresh start means starting at least at least after the end of the refreshable time interval that starts with the generation of the trigger signal and ends at a certain time before the end of the refresh operation. The present invention is characterized in that a motion request is prohibited for a period of time required for the Frenonyu motion.
次に、本発明の実施例方式を添付図面を参照しでについ
て説明する。Next, an embodiment of the present invention will be described with reference to the accompanying drawings.
第３図は本発明の第一実施例のフロック構成図である。FIG. 3 is a block diagram of the first embodiment of the present invention.
カウンタ１の一つの出力はりフレノシュアドレスカウン
ク３に接続され、他の出力は内部リフレソシュモニク９
とリフレノンユ移行制ｉＨレジスタ６に接続され、さら
にリフレッシュ終了情報が人力する内部リフレッシュモ
ニタ９の出力は通常動作要求信号の入力する通常動作要
求受付判定回路１２に入力する。またその出力は通常動
作監視用ソフトレジスタ１４の始端に人力し、その入力
端部と出力端部とがともに血書監視レジスタ１７の入力
に接続される。そしてその出力かりフレッシュ移行制御
レジスタ６の出力とともにリフレッシュ実行制御回路１
９の入力に接続される。One output of counter 1 is connected to the internal reflex counter 3, and the other output is connected to the internal reflex counter 9.
The output of the internal refresh monitor 9, which is connected to the iH register 6 and which inputs the refresh end information, is input to the normal operation request acceptance determination circuit 12, which receives the normal operation request signal. Further, its output is inputted to the starting end of the normal operation monitoring soft register 14, and its input end and output end are both connected to the input of the blood letter monitoring register 17. Then, along with the output of the refresh transition control register 6, the refresh execution control circuit 1
9 input.
すなわち、本発明の方式では、通常動作要求受付判定回
路１２の後段に、通審動作監視用ソフトレシスク１４と
通常動作監視レシスク１７を設けて、リフレッシュ可能
判断情報１８を作成する。また、第１図で説明したりフ
レッシュ実行制御レシスク２１の代わりに、リフレッシ
ュ移行制御レンスク６を設け、これによりリフレッシュ
移行信号７を作成する。このリフレッシュ可能判断情ｆ
ｉｌ？１８とリフレフシュ移行信号７を条件として、リ
フレッシュ実行制御回路１９はリフレッシュ動作命令２
０を最適の時間に出力する。That is, in the method of the present invention, the software judgment 14 for public examination operation monitoring and the normal operation monitoring judgment 17 are provided at the subsequent stage of the normal operation request reception judgment circuit 12, and the refreshability judgment information 18 is created. Further, in place of the refresh execution control register 21 described in FIG. 1, a refresh transition control register 6 is provided, and the refresh transition signal 7 is generated by this. This refreshable judgment information f
Il? 18 and the refresh transition signal 7, the refresh execution control circuit 19 issues the refresh operation command 2.
Output 0 at the optimal time.
この第１の実施例による動作は、次の３つの場合に分け
られる。The operation according to this first embodiment can be divided into the following three cases.
■ リフレッシュ移行する直前に通常動作要求が入力さ
れた場合、
■ リフレノツユ移行する時点で通常動作が実行中であ
った場合、
■ リフレッシュ移行する時点で通常ＩＪｊ作か実行中
でなく、すくリフレッシュ動作実行が可能な場合。■ If a normal operation request is input just before the refresh transition, ■ If the normal operation is being executed at the time of the refresh transition, ■ If the normal IJJ operation is not being executed at the time of the refresh transition, the refresh operation is executed immediately. If possible.
これらについて、第４図、第５図、第６図を用いて説明
する。上記■の場合には、第４図で示すように、内部リ
フレッシュ信号１０がセットされる直前に通常動作要求
信号】１が入力され、リフレッシュ可能判断情報１８が
セントされる。通常動作が終了するとりフレッシュ可能
判断情報１８はりセットされ、これによりリフレッシュ
実行制御回路１９゜よりリフレッシュ動作命令２０が出
力され、リフレッシュ動作が実行される。この場合には
、内部リフレッシュ信号１０かセットされて通常動作要
求の受付けを禁止している時間は、第３図の場合と同し
である。These will be explained using FIG. 4, FIG. 5, and FIG. 6. In the case of (2) above, as shown in FIG. 4, the normal operation request signal 1 is inputted immediately before the internal refresh signal 10 is set, and the refreshability determination information 18 is sent. When the normal operation is completed, the refresh possibility determination information 18 is set, and the refresh execution control circuit 19.degree. outputs the refresh operation command 20, and the refresh operation is executed. In this case, the time during which the internal refresh signal 10 is set and reception of normal operation requests is prohibited is the same as in the case of FIG.
上記■の場合には、第５図で示すように内部リフレッシ
ュ信号１０かセットされる時には通常動作か実行中であ
り、リフレッシュ可能判断情報１８がすでにセットされ
ている。このときには■の場合と同様に、リフレッシュ
可能判断情報１８がリセットされるとりフレノンユ動作
が実行される。この場合、通常動作要求信号１１が、内
部リフレッシュ信号１０の直前より早く入力されている
ため、その分だけ早（リフレッシュ動作が実行され終了
も早くなる。このため、内部リフレッシュ信号１ｏがセ
ットされて通常動作要求の受付けを禁止している時間は
短かくなる。In the case (2) above, as shown in FIG. 5, when the internal refresh signal 10 is set, the normal operation is in progress, and the refreshability determination information 18 has already been set. At this time, similarly to the case (2), the refreshability determination information 18 is reset and the Frenonyu operation is executed. In this case, since the normal operation request signal 11 is inputted earlier than immediately before the internal refresh signal 10, the refresh operation is executed and completed earlier. Therefore, the internal refresh signal 1o is set. The time during which acceptance of normal operation requests is prohibited becomes shorter.
上記■の場合には、第６図で示すように、通常動作要求
信号１１は入力されていないことより、リフレッシュ可
能判断情報１８は常に可能の状態になっている。内部リ
フレッシュ信号１０がセントされるとすくにリフレッシ
ュ動作命令２０が出力され、リフレッシュ動作が実行さ
れる。この場合には、内部リフレッシュ信号１０がセッ
トされて通常動作要求の受付けを禁止している時間は、
リフレッシュ動作の実行に必要な時間のみとなり、従来
方式の時間の８ｇは解消される。In the case (2) above, as shown in FIG. 6, since the normal operation request signal 11 is not input, the refreshability determination information 18 is always in the enabled state. As soon as the internal refresh signal 10 is sent, a refresh operation command 20 is output and a refresh operation is executed. In this case, the time during which the internal refresh signal 10 is set and the reception of normal operation requests is prohibited is as follows:
Only the time required to execute the refresh operation is required, and the 8g of time required in the conventional method is eliminated.
第７図は、本発明の第二実施例のブロック構成図である
。カウンタ１の出力は、それぞれリフレッシュアドレス
カウンタ３、時間間隔制御レジスタ２２、リフレッシュ
実行制御回路Ｉ９、内部リフレッシュモニタレジスタ９
に入力する。また前記時間間隔制御レジスタ２２の出力
は適当動作要求信号とともに外部動作監視回路２３に人
力し、その出力がりフレッシュ実行制御回路１９に入力
する。FIG. 7 is a block diagram of a second embodiment of the present invention. The outputs of counter 1 are respectively refresh address counter 3, time interval control register 22, refresh execution control circuit I9, and internal refresh monitor register 9.
Enter. The output of the time interval control register 22 is input to the external operation monitoring circuit 23 together with an appropriate operation request signal, and the output is input to the fresh execution control circuit 19.
上記リフレッシュ実行制御回路１９の出力は内部リフレ
ッシュ解除信号２６として前記内部リフレノシュモニタ
レノスフ９に入力する。The output of the refresh execution control circuit 19 is inputted to the internal refresh monitor 9 as an internal refresh cancel signal 26.
この第二の実施例では、カウンタＸの出力により、時間
間隔制御レノスフ２２ばリフレッシュ動作へ移る前に外
部動作要求を監視しなげれはならない時間間隔情報２４
を出力する。この時間間隔情１１ｊ２４が出力されてい
る間に通常動作要求信号１１か入力されるかどうか判断
する外部動作監視回路２３は、通常動作要求信号１１が
入力された時には、その動作が終了したら、または入力
されなかった場合には、時間間隔情報２４が解除された
らただちに、リフレッシュ可能判断情報１８をリフレッ
シュ実行制御回路１９へ送る。リフレッシュ実行制御回
路１９は、前記リフレッシュ可能判断情報１８が人力さ
れると、通常動作終了信号１６、あるいはりフレッシュ
制御情報綿５からの信号によりリフレッシュ動作命令２
０を出力する。この信号により、リフレッシュ動作に起
動かかかるとともに、リフレッシュ動作監視回路２５が
動作を始め、リフレッシュ動作か終了する時刻前には、
リフレッシュ動作監視回路２５から内部リフレソンユ解
除信号２６が内部リフレッシュモニタレジスタ９へ入力
される。この内部リフレソシュモニタレンスク９はリフ
レノツユ制御情報線５からの信号によりセットされ、前
記内部リフレノツユ解除信号２Ｇによりリセントされる
もので、このレノスフ９の内部リフレッシュ信号１０は
外部処理装置へ転送され、リフレッシュに要している時
間に１ｆｆｉ當動作要求の人力を禁止するための信号で
ある。In this second embodiment, the output of the counter
Output. The external operation monitoring circuit 23, which determines whether the normal operation request signal 11 is input while the time interval information 11j24 is being output, determines whether the normal operation request signal 11 is input, when the operation is completed, or If it is not input, immediately after the time interval information 24 is canceled, the refresh possibility determination information 18 is sent to the refresh execution control circuit 19. When the refresh possibility determination information 18 is manually input, the refresh execution control circuit 19 issues a refresh operation command 2 in response to the normal operation end signal 16 or a signal from the fresh control information 5.
Outputs 0. This signal starts the refresh operation, the refresh operation monitoring circuit 25 starts operating, and before the refresh operation ends,
An internal refresh release signal 26 is input from the refresh operation monitoring circuit 25 to the internal refresh monitor register 9. This internal refresh monitor screen 9 is set by a signal from the refresh control information line 5 and reset by the internal refresh cancel signal 2G, and the internal refresh signal 10 of this refresh function 9 is transferred to an external processing device. This is a signal for prohibiting the manual effort of 1ffi operation request during the time required for refreshing.
以上に示した第二の実施例によっても、第一の実施例の
場合と同様に、従来方式の時間の浪費を解〆肖される。Similarly to the first embodiment, the second embodiment described above eliminates the time wastage of the conventional method.
本発明には以上説明したように、通常動作を監視し、リ
フレッシュ動作へ移行した際に、通常動作が終了後ただ
ちにリフレッシュ動作を実行するようにすることにより
、リフレッシュ動作Ｑこよる通常動作要求の待ち時間を
無駄に消費せず最小限にとどめる効果がある。As explained above, the present invention monitors the normal operation and executes the refresh operation immediately after the normal operation ends when transitioning to the refresh operation, thereby reducing the normal operation request caused by the refresh operation Q. This has the effect of minimizing waiting time without wasting it.
第１図は従来例方式のフロック構成図。
第２図は第１図の従来方式のタイムチャート。
第３図は本発明の第一実施例方式のフロック構成図。
第４図は第３回の第一実施例方式の涌ん“動作要求が内
部リフｌ／ ノシュ信号の直前に入力された場合のタイ
ムチャ−１−０
第５図は第３図の第一実施例方式の通常動作要求が内部
リフレッシュ信号より以前に入力され、直前ではなかっ
た場合のクイムチヤード。
第６図は通常動作要求が入力されなかった場合のタイム
チャー１−０
第７図は本発明の第二実施例方式のフロック構成図。
■・・カウンタ、２・・・信号線、３・・・リフレノシ
ュアトレスカウンタ、４・・・信号線、５・・・リフレ
ッシュ制御情報線、６・・・リフレッシュ移行制御レジ
スタ、７・・・リフレノツユ移行信号、８・・・リフレ
ノツユ終了情報、９・・・内部リフレッシュモニタレジ
スタ、１０・・内部リフレッシュ信号、１１・・・通常
動作要求信号、１２・・通審動作要求受付判定回路、１
３・・・通常動作要求、１４・・・通當動作監視用シフ
トレシスク、Ｉ５・・通常動作終了信号、１６・・・通
常動作終了信号、１７・・通常動作監視レジスタ、１８
・・・リフレッシュ可能判断情幸浸、１９・・・リフレ
ッシュ実行制御回路、２０・・・リフレノツユ動作命令
、２１・・・リフレッシュ実行制御レノスフ、２２・・
・時間間隔制御レジスタ、２３・・・外部動作監視回路
、２４・・・時間間隔情報、２５・・・リフレッシュ動
作監視回路、２６・・・内部リフレッシュ解除信号。
特許出願人 日本電気株式会社
代理人 弁理士 井 出 直 孝
１２
兜 １ 回
４ （リフレッンλ了ドレス）
肩 ４ 圓
蔦 ５図
第 ６ 図
ソ
第 ７ 図FIG. 1 is a block diagram of a conventional method. FIG. 2 is a time chart of the conventional method shown in FIG. FIG. 3 is a block diagram of the first embodiment of the present invention. Figure 4 shows the time chart 1-0 of the first embodiment of the third time when the operation request is input just before the internal refresh l/nosh signal. Quimchard when the normal operation request of the example method is input before the internal refresh signal, but not immediately before. Figure 6 shows the time chart 1-0 when the normal operation request is not input. Figure 7 shows the time chart of the present invention. Block configuration diagram of the second embodiment system. ■ Counter, 2 Signal line, 3 Refrenosure counter, 4 Signal line, 5 Refresh control information line, 6 ...Refresh transition control register, 7...Refresh transfer transition signal, 8...Refresh transfer end information, 9...Internal refresh monitor register, 10...Internal refresh signal, 11...Normal operation request signal, 12.・Inspection operation request reception judgment circuit, 1
3... Normal operation request, 14... Shift register for current operation monitoring, I5... Normal operation end signal, 16... Normal operation end signal, 17... Normal operation monitoring register, 18
. . . Refresh possibility judgment emotion immersion, 19 . . . Refresh execution control circuit, 20 . . . Refresh operation command, 21 .
- Time interval control register, 23... External operation monitoring circuit, 24... Time interval information, 25... Refresh operation monitoring circuit, 26... Internal refresh release signal. Patent Applicant NEC Corporation Representative Patent Attorney Nao Takashi Ide 12 Helmet 1 times 4 (Refren Lambda Dress) Shoulder 4 Entwine Figure 5 Figure 6 Figure So Figure 7
Claims (1)
、そのリフレッシュの周期を管理し周期ことにトリガ信
号を生起する時間管理手段と、 そのトリ力信号の発生前の第１の時間間隔と、前記トリ
カ信号の発生後の第２の時間間隔とのとちらかの一方ま
たは双方の時間間隔内に外部処理装置からの動作要求が
記憶装置へ入力されたかとうか判断する外部動作監視手
段と、 前記第１および第２の時間間隔内に、この外部動作要求
か入力されていなかった場合に前記第２時間間隔の終了
後たたらにリフレアツユ動作を起動し、外部動作要求が
入力された場合にはその要求による動作が終了してから
ただちにリフレッシュ動作を起動するりフレッシュ起動
手段と、前記トリガ信号の発生により始まりリフレ・ノ
ンユか終了する時刻の一定時間前に終わるリフレ・ノシ
ュ可能時間間隔信号を生成し、この信号を外部処理装置
へ送出して前記第２時間間隔終了後から少なくともりフ
レッシュ動作に必要な時間の間たげ動作要求の発生を禁
止させる外部動作禁止手段と を備えたことを特徴とする記憶装置リフレッシュ制御方
式。(1) In a storage device that requires refreshing, a time management means that manages the refresh cycle and generates a trigger signal periodically, a first time interval before the generation of the trigger signal, and the trigger signal. external operation monitoring means for determining whether an operation request from an external processing device has been input to the storage device within one or both of the second time interval after the occurrence of the second time interval; and if this external action request has not been input within the second time interval, start the reflex action after the end of the second time interval, and if the external action request has been input, the request generating a refresh activation means for starting a refresh operation immediately after the completion of the refresh operation, and a refresh activation time interval signal that starts with the generation of the trigger signal and ends at a predetermined time before the refresh operation ends; and external operation prohibition means for transmitting this signal to an external processing device to prohibit generation of a delay operation request for at least a period of time required for a refresh operation after the end of the second time interval. Device refresh control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229558A JPS59117782A (en) | 1982-12-24 | 1982-12-24 | Refresh control system of storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229558A JPS59117782A (en) | 1982-12-24 | 1982-12-24 | Refresh control system of storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117782A true JPS59117782A (en) | 1984-07-07 |
Family
ID=16894047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229558A Pending JPS59117782A (en) | 1982-12-24 | 1982-12-24 | Refresh control system of storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117782A (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4963351A (en) * | 1972-06-09 | 1974-06-19 | ||
| JPS5035537A (en) * | 1973-07-12 | 1975-04-04 | ||
| JPS50114939A (en) * | 1974-02-18 | 1975-09-09 | ||
| JPS52114939A (en) * | 1976-03-19 | 1977-09-27 | Mitsubishi Electric Corp | Digital protective relay unit |
| JPS53101238A (en) * | 1977-02-16 | 1978-09-04 | Hitachi Ltd | Operation control system for memory device |
| JPS5744289A (en) * | 1980-08-28 | 1982-03-12 | Fujitsu Ltd | Memory control system |
-
1982
- 1982-12-24 JP JP57229558A patent/JPS59117782A/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4963351A (en) * | 1972-06-09 | 1974-06-19 | ||
| JPS5035537A (en) * | 1973-07-12 | 1975-04-04 | ||
| JPS50114939A (en) * | 1974-02-18 | 1975-09-09 | ||
| JPS52114939A (en) * | 1976-03-19 | 1977-09-27 | Mitsubishi Electric Corp | Digital protective relay unit |
| JPS53101238A (en) * | 1977-02-16 | 1978-09-04 | Hitachi Ltd | Operation control system for memory device |
| JPS5744289A (en) * | 1980-08-28 | 1982-03-12 | Fujitsu Ltd | Memory control system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0496163A (en) | Dma controller | |
| US4807112A (en) | Microcomputer with a bus accessible from an external apparatus | |
| JPH11134292A (en) | Memory control system using bus of pipeline system | |
| US5481756A (en) | DMA controller mailing auto-initialize halting unit | |
| JPS59117782A (en) | Refresh control system of storage device | |
| JP3987750B2 (en) | Memory control device and LSI | |
| JPH04323755A (en) | Dma device | |
| JPH04279912A (en) | Clock control circuit | |
| JPS6020392A (en) | Refreshing control system | |
| JPH04222009A (en) | Data processor | |
| JPH05257860A (en) | Information processor | |
| JP3199990B2 (en) | Information processing device | |
| JP2896207B2 (en) | A / D converter | |
| KR100244471B1 (en) | Direct memory access controller and control method | |
| JPS5846423A (en) | Interface circuit of direct memory access device | |
| JPS6373453A (en) | Controlling system for common bus | |
| JPH06348644A (en) | Dma circuit | |
| JPH08241226A (en) | Data monitor system | |
| JPS63198110A (en) | System for controlling working speed of electronic equipment | |
| JPH06202888A (en) | Microprocessor | |
| JPS61241859A (en) | Data transfering equipment | |
| JPH09259074A (en) | Memory access circuit | |
| JPH04149758A (en) | Image data processor | |
| JPS61250766A (en) | Memory access control system | |
| JPH03111930A (en) | Automatic printer selection system |