JPS59117325A - Semiconductor logical circuit - Google Patents
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- JPS59117325A JPS59117325A JP18319483A JP18319483A JPS59117325A JP S59117325 A JPS59117325 A JP S59117325A JP 18319483 A JP18319483 A JP 18319483A JP 18319483 A JP18319483 A JP 18319483A JP S59117325 A JPS59117325 A JP S59117325A
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Abstract
Description
【発明の詳細な説明】
本発明はＩＩＬ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃ
ｔｉｏｎ Ｌｏｇｉｃ）を利用した半導体論理回路に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention is based on IIL (Integrated Injec
The present invention relates to semiconductor logic circuits using ion logic.
第１図（ａ）に従来のＩＩＬの構造を示す、捷ず図示し
てないｐ型基板上にアンチモン等により耐層（ρ３ミ■
〜１６Ω／口）０υを形成し、これに１０１０１６ａｔ
ｏ／ｍ程度のＮ−エピタキシャル層ｆｌａｔ−成長させ
る。次に１０ ” ａｔｏｍｓ ／ｃｒｄボロン等をＰ
層＋ＩＨ４＋とじて選択拡散し、更にこのＰ層（１階内
に１０２０ａｔｏｍｓ／ｄ程度のリン等をＮ層（１９０
６）として選択拡散する。Figure 1 (a) shows the structure of a conventional IIL.
~16Ω/mouth) 0υ is formed, and 101016at
An N-epitaxial layer of about 0/m is grown flat. Next, add 10” atoms/crd boron, etc.
Selective diffusion is carried out through the layer + IH4+, and then phosphorus, etc. of about 1020 atoms/d is added to the N layer (190
6) Selectively diffuse.
更にＰ層（１３）（１４１のコンタクト抵抗を低下する
よう２］
１０ ａｔｏｍｓ／（１’＜程変のボロン等をＰ層内
に例えばＰ 層ｆ１７）として形成することもある。こ
のようにすると０υ層がスイッチング用ＮＰＮトランジ
スタ（Ｑｌ）のエミッタのとり出し層となり、０２層が
。１のエミッタとなりラテラルＰＮＰ ）ランジスタ（
Ｑ２）のベースとなる。（１３）層はＱｌのベースとな
ると共に。２のコレクタともなる。０４）層はＱ２のエ
ミッタで電流注入口となる。また（１５１層及び１１０
層はＱｌのコレクタでマルチ出力となる。また（ＩＤ層
は（１３１層とＡ／＊極（１δとのコンタクト抵抗を下
げる目的で入れたものである。Furthermore, in order to reduce the contact resistance of the P layer (13) (141), boron or the like with a variation of 2] 10 atoms/(1'<1' may be formed in the P layer, for example, as a P layer f17). The 0υ layer becomes the emitter extraction layer of the switching NPN transistor (Ql), and the 02 layer becomes the emitter of .1, forming the lateral PNP transistor (
This is the basis for Q2). (13) layer serves as the base of Ql. It also serves as a collector for 2. 04) layer is the emitter of Q2 and serves as a current injection port. Also (151 layers and 110 layers
The layer has multiple outputs at the collector of Ql. Furthermore, the (ID layer) was inserted for the purpose of lowering the contact resistance between the (131 layer and the A/* pole (1δ).
第１図（ｂ）に２ｇ１図（ａ）の等価回路を示す。なお
第１図（ｂ）において第１図（ａ）と同一部分は同一符
号で示す。第１図（ｂ）の等価回路ではＱｌのベースが
ＩＮ端に接続され、Ｑ２のエミッタがＶｃ電源に接続さ
れＱｌのエミッタ及びＱ２のベースは接地されて、全体
としてＱｌのコレクタ出力ＣｌＣ２ｋ出力端とする入力
ＮＯＲゲートとなっている。FIG. 1(b) shows an equivalent circuit of 2g1(a). Note that in FIG. 1(b), the same parts as in FIG. 1(a) are indicated by the same reference numerals. In the equivalent circuit of FIG. 1(b), the base of Ql is connected to the IN terminal, the emitter of Q2 is connected to the Vc power supply, the emitter of Ql and the base of Q2 are grounded, and as a whole, the collector output of QlC2k output terminal It is an input NOR gate.
第１図に示されたＩＩＬの応用回路として第２図（ａ）
に示されたラッチ回路が答易に得られる。第２図（ｂ）
は第２図（ａ）のブロックダイヤグラムである。Figure 2(a) shows an application circuit of IIL shown in Figure 1.
The latch circuit shown in can be easily obtained. Figure 2(b)
is the block diagram of FIG. 2(a).
しかしこのランチ回路はＮＰＮ トランジスタのベース
領域を素子１ケとすると、６素子を要し、集積回路とし
て占有面積を大きく安し、ＬＳＩなど高集積化、特に１
つの半４体薄片上により多くの素子、より多くの機能を
持つ回路を構成する場合、６素子構造のランチ回路は利
点がない。However, this launch circuit requires six elements when the base region of an NPN transistor is one element, and it greatly reduces the area occupied as an integrated circuit.
When constructing a circuit with more elements and more functions on one half-four-piece thin piece, a launch circuit with a six-element structure has no advantage.
本発明の目的は上述の欠点をなりシ、きわめて簡単な集
積回路構造で低消費電力となるラッチ回路用半導体論理
回路を得ることである。SUMMARY OF THE INVENTION An object of the present invention is to overcome the above-mentioned drawbacks and to obtain a semiconductor logic circuit for a latch circuit which has an extremely simple integrated circuit structure and low power consumption.
以下本発明の一実施例を第３図を参照して説明する。第
３図（ａ）は集積回路断面図である。第３図（ａ）にお
いて、図示していないＰ基板上にＮ層埋め込み層（３＋
１１をアンチモン等でρ８＝１０〜１６Ωａになるよう
に形成し、層（３０）に１０ ａｔｏｍｓ ／ｃｒｄ
程度のエピタキシャル層Ｃ３１）を成長させる。層Ｃ３
１）に１０ａｔｏｒｎｓ／ ａｎｔ程度のリン等を層０
０に達するようにＮ −ｗｅ ］ １層Ｃ（５）として
）１ソ成する。従って層（３１）の残りの部分が層ｃ’
ｓａ ｔ；（：（）＋３４）となる。さらｉＣＮ −ｗ
ｅ ｌ １層（，３（へ）内と、層唱）（３４）内に１
（１”０ａｔｏｍｓ ／Ｃｒｆｌ程度のボロン等をＰ
＋層：：Ｔｈ） ｔ３η□□□）として形成、ざらに層
（（ａ ＣＢ （３４１１７ｉに１０１０２０ａｔｏ／
ｋｄ程度のリン等をＮ＋層ｔ３１ （４１＋４１） （
４２） （４３）として形成する。An embodiment of the present invention will be described below with reference to FIG. FIG. 3(a) is a cross-sectional view of the integrated circuit. In FIG. 3(a), an N-layer buried layer (3+
11 is formed with antimony or the like so that ρ8=10 to 16Ωa, and the layer (30) has a density of 10 atoms/crd.
The epitaxial layer C31) is grown. Layer C3
1) Add a layer of phosphorus, etc. of about 10 atorns/ant to 0.
1 layer C(5)) is formed so as to reach 0. Therefore, the remaining part of layer (31) is layer c'
sat; (:()+34). SaraiCN-w
e l 1 layer (, 3 (to) and layer chant) (34) 1
(Boron etc. of about 1”0atoms/Crfl is
+ layer::Th) t3η□□□) formed as a rough layer ((a CB (101020ato/34117i)
About kd of phosphorus etc. is added to the N+ layer t31 (41+41) (
42) Formed as (43).
更にＡ４などの導電体（５［１１で総合結線する。（模
式図のため空間配線しているが実際は５ｉＯｚ５１）上
で配線する。）
第３図（ｂ）は第３図（→の断面図の等価回路図であり
、ラッチ回路を構成している。（ただし、出力（０３）
は第３図（ａ）では略しているが、マルチコレクタとな
るため、エピタキシャル層内にＮ層層を追加することに
より任意に出力（０３）を形成できる。Furthermore, conductors such as A4 (generally connected with 5 [11. (The wiring is spaced because it is a schematic diagram, but in reality it is 5iOz51).) Figure 3 (b) is a cross-sectional view of Figure 3 (→ This is an equivalent circuit diagram of the latch circuit. (However, the output (03)
Although not shown in FIG. 3(a), since it is a multi-collector, an output (03) can be formed arbitrarily by adding N layers in the epitaxial layer.
第３ ｔｇ （ｂ）において、入力端（ＩＮ）はショッ
トキーダイオード（Ｄｌ）のカソードに接続されｓＤｌ
のアノードにはＮＰＮ ）ランジスタ（Ｑｌ）のベース
が接続されこのＱｌのエミッタは接地され、コレクタの
−っは出力端（０２）に接続され、Ｑｌの他の一つのコ
レクタは出力端（ｏｕｔ）に接続される。壕だ入力端（
ｓｔ）はショットキーダイオード（Ｄ２）のカソードに
接続されＤ２のアノードはＱｌのベースに接続される。In the third tg (b), the input terminal (IN) is connected to the cathode of the Schottky diode (Dl) and sDl
The base of an NPN transistor (Ql) is connected to the anode of Ql, the emitter of this Ql is grounded, the collector - is connected to the output terminal (02), and the other collector of Ql is connected to the output terminal (out). connected to. The input terminal (
st) is connected to the cathode of a Schottky diode (D2), and the anode of D2 is connected to the base of Ql.
入力端（ｓｔ）はショットキーダイオード（Ｄ３）のカ
ソードに接続され、Ｄ３のアノードはＮＰＮ ）ランジ
スタ（Ｑ２）のベースに接続される。Ｑ２の工′ミッタ
は接地され、Ｑ２のコレクタの１つは出力端（ｏ３）に
接続され、Ｑ２の他の一つのコレクタは出力端（ｏｕｔ
）に接続される。ＮＰＮ ）ランジスタ（Ｑ３）のエミ
ッタは接地さ”ｓ Ｑ３のベースは出力端（遜℃に接続
され、Ｑ３の一つのコレクタばＱ２のベースに接Ｈされ
、Ｑ３の他の一つのコレクタは出力端（ｏｕｔ）に接続
される。The input terminal (st) is connected to the cathode of a Schottky diode (D3), and the anode of D3 is connected to the base of an NPN transistor (Q2). The transmitter of Q2 is grounded, one of the collectors of Q2 is connected to the output terminal (o3), and the other collector of Q2 is connected to the output terminal (out
). The emitter of the transistor (NPN) transistor (Q3) is grounded.The base of Q3 is connected to the output terminal (low temperature), one collector of Q3 is connected to the base of Q2, and the other collector of Q3 is connected to the output terminal. (out).
次にこのラッチ回路の動作を以下のように説明する。Next, the operation of this latch circuit will be explained as follows.
（Ｉ）ＩＮ＝１の場合
（１）ｓｔ＝１のとき、π＝０、したがってＱ２は不導
通となる。(I) When IN=1 (1) When st=1, π=0, so Q2 becomes non-conductive.
このときＱｌのベース（以下Ａと略す）はＩＮ入力の状
態によって決捷り、ＩＮ＝１だからＱ１力；不導通でＡ
−１、従って、Ｑｌが導通するのでｏｕｔ−０またｓ’
ｔ＝０のためＱ３が導通し、Ｑ２のベース（以下Ｂと略
す）は０レベルとなりＱ２は不導通となる。At this time, the base of Ql (hereinafter abbreviated as A) is determined by the state of the IN input; since IN = 1, the Q1 force; non-conducting and A
-1, therefore, since Ql conducts, out-0 or s'
Since t=0, Q3 becomes conductive, the base of Q2 (hereinafter abbreviated as B) becomes 0 level, and Q2 becomes non-conductive.
次にπ１＝０のため、Ｑａは不導通でｏｕｔ＝］となる
。Next, since π1=0, Qa is non-conductive and becomes out=].
■ｓ ｔ ＝ ０となると、Ａ＝０となり、Ｑｌは不導
通となる。同時に、’５ｔ＝１とＱ３が不導通により、
Ｂ＝１となり、Ｑ２を導通させる。した乃；って、冒−
〇は保持される。■When s t = 0, A=0 and Ql becomes non-conductive. At the same time, '5t=1 and Q3 are disconnected,
B=1, making Q2 conductive. That's a shame.
〇 will be retained.
（ＩＩ）ＩＮ＝Ｏの場合、■５ｔ＝１のときＩＮ＝Ｏの
ためＡ＝０でＱｌは不導通となる。また］−〇よりＢ−
〇で、Ｑ２も不導通従って賀−１となり、Ｑ３カニ導通
する。(II) In the case of IN=O, Ql becomes non-conductive when A=0 because IN=O when 5t=1. Also] -B- from 〇
〇, Q2 is also non-conductive, so it becomes Ka-1, and Q3 crab is conductive.
■ｓｔ”０となると、Ａ＝Ｏのま寸、従って、Ｑｌは不
導通である。(2) When st"0, A=O, and therefore Ql is non-conducting.
またｓ ｔ ＝ １より、Ｂは１になるべきところであ
るが、Ｑ３が導通しているため、Ｂ＝０カニ保たれる。Also, since s t = 1, B should be 1, but since Q3 is conductive, B remains at 0.
従って、 Ｑ２は不導通で、託ｔ＝１が保持される。Therefore, Q2 is non-conducting and the commitment t=1 is maintained.
以上の動作をダイナミック的に表現したのカニ、第３図
（Ｃ）である。即ち、出力（ｏｕｔ）はｓｔノ；ルスの
立上り時間に同期して出力化されることになり、ｓｔパ
ルスが０レベルからルベル
同期してｉ出力・（ルスが０レベルからルベル又はルベ
ルから０レベルに変化する。Figure 3 (C) shows a dynamic representation of the above movements. In other words, the output (out) is output in synchronization with the rise time of the st pulse, and the st pulse is synchronized with the level from 0 level to the i output. Change in level.
従って、データを１時記憶することができる。Therefore, data can be stored for one time.
なお、第３図（ｄ）は第３図（ｂ）のブロックタ゛イヤ
グラムである。Note that FIG. 3(d) is a block diagram of FIG. 3(b).
第４図（ａ）は第３図（ｂ）に示されたラッチ回路に対
シテＤ２トＱ１のベースの間にＩＩＬによるインノ＜−
ターを１段加えたものである。このインノ（−ターはエ
ミッタが接地され、ベースがＱ２のアノードに接続され
、コレクタがＱｌのベースに接続されたＮＰＮ ）ラン
ジスタ（Ｑ４）と、Ｑ６と組になってＩＩＬを構成する
ＰＮ′Ｐトランジスタ（Ｑｌ）とから成っている。FIG. 4(a) shows the latch circuit shown in FIG. 3(b) with an IIL between the base of the gate D2 and the base of Q1.
One stage of tar is added. This NPN transistor (Q4) whose emitter is grounded, whose base is connected to the anode of Q2, and whose collector is connected to the base of Ql, and a PN'P which is combined with Q6 to form IIL. It consists of a transistor (Ql).
従ってＱ２のカソードは、入力口）端に接続される。The cathode of Q2 is therefore connected to the input port) end.
甘たＱ３のベース電流を供給するために、Ｑ３と組にな
ってＩＩＬを構成するＰＮＰ ）ランジスタ（Ｑ８）を
追加してもよい。第４図（ｂ）は第４図（荀の動作波形
図で横軸は時間軸である。なお前記インバーターは上述
のようなり２とＱｌのベースとの間の代わりに， Ｑ３
とＱ２のベースとの間に接続してもよい。To supply the base current of Q3, a PNP transistor (Q8) may be added which pairs with Q3 to form IIL. FIG. 4(b) is an operation waveform diagram of FIG.
and the base of Q2.
第５図（ａ）は第４図（ａ）に示された回路図に更に、
リセット用ＮＰＮ ）ランジスタ（Ｑｓ）（Ｑｌｏ）を
追加したものである。Ｑ９のコレクタ・エミッタはＱ６
のコレクタ・エミッタと並列に接続され、ＱＩＯのコレ
クタ・エミッタはＱ３のコレクタ・エミッタと並列に接
続される。Ｑ９のベースと％ＱＩＯのベースは共にリセ
ット入力端（Ｒｅｓｅｔ）に接続される。なお第５図（
ａ）ではＮＰＮトランジスタと組になってＩＩＬを構成
するＰＮＰトランジスタは簡単のため、省略しである。FIG. 5(a) is the circuit diagram shown in FIG. 4(a), and further includes:
A reset NPN) transistor (Qs) (Qlo) is added. The collector/emitter of Q9 is Q6
The collector-emitter of QIO is connected in parallel with the collector-emitter of Q3. The base of Q9 and the base of %QIO are both connected to a reset input terminal (Reset). In addition, Figure 5 (
In a), the PNP transistor that forms the IIL in combination with the NPN transistor is omitted for simplicity.
その他は第４図（ａ）と同一のため同一符号を附して説
，明を省略する。第５図（ｂ）は第５図（ａ）の動作波
形図であり、横軸は時間軸である。なお前記ＲＥＳＥＴ
用回路は第３図（ｂ）の回路に付加してもよい。Since the other parts are the same as those in FIG. 4(a), the same reference numerals are given, and the explanation and explanation will be omitted. FIG. 5(b) is an operational waveform diagram of FIG. 5(a), and the horizontal axis is the time axis. Note that the RESET
The circuit for this purpose may be added to the circuit shown in FIG. 3(b).
なお、第５図（ａ）の実施例から明らかなようにｓｔパ
ルスをトランジスタＱ６を介してトランジスタ 、′（
Ｑｌ）のベースに印加する場合には第４図（ａ）に示す
ダイオードＤ２は省略することができる。すなわちトラ
ンジスタ（Ｑ６）のベース・コレクタ間により（ｓｔ）
端とトランジスタ（（ｈ）のベースとは電気的に分離さ
れたことになり、ダイオードＤ２の機能をトランジスタ
（Ｑ６）が果たすからである。As is clear from the embodiment shown in FIG. 5(a), the st pulse is passed through the transistor Q6 to the transistors ,'(
When applying the voltage to the base of Ql), the diode D2 shown in FIG. 4(a) can be omitted. In other words, between the base and collector of the transistor (Q6) (st)
This is because the end and the base of the transistor (h) are electrically separated, and the transistor (Q6) fulfills the function of the diode D2.
まだ、ＲＥＳＥＴ用回路はトランジスタ（Ｑ９ Ｌ （
Ｑｌ ｏ ）による場合のみならず、例えばダイオード
を介しての入力であってもよい。The RESET circuit is still a transistor (Q9 L (
Ql o ), but also may be input via a diode, for example.
第６図（ａ）は第４図（ｂ）の応用例である。第４図（
ａ）では５入力を加えているのに対して第１図（ａ）で
はｓｔ大入力加え、かつ、ＩＮ入力を反転してｓｔ大入
力ＩＮとの論理積を反転してＱ２のベースへ印加してい
るのが特徴である。なお第６図ではＮＰＮ ）ランジス
タと組になってＩＩＬを構成するＰＮＰ ）ランジスタ
は省略しである。まだ、第４図と同一部分は同一符号を
附しその説明を省略する。FIG. 6(a) is an application example of FIG. 4(b). Figure 4 (
In a), 5 inputs are added, whereas in Fig. 1(a), a st large input is added, and the IN input is inverted and the AND with the st large input IN is inverted and applied to the base of Q2. It is characterized by the fact that Note that in FIG. 6, the PNP) transistor which is combined with the NPN) transistor to form the IIL is omitted. Components that are the same as those in FIG. 4 are designated by the same reference numerals, and their explanation will be omitted.
壕だ上記の記載において、Ｐ層とＮ層とを逆に］−７で
もよいことは明らかであり、このときはＮＰＮトランジ
スタをＰＮＩ）トランジスタにアノードをカソードに、
カソードをアノードにそれぞれ置換すればよい。In the above description, it is clear that the P layer and the N layer can be reversed, and in this case, the NPN transistor is replaced by a PNI) transistor with the anode as the cathode,
What is necessary is to respectively replace the cathode with an anode.
以上記載したように本発明によれば、ラッチ回路におい
て、 ＩＩＬを使用することにより、きわめて簡単な
集積回路構造でかつ低消費電力の回路とすることができ
る。As described above, according to the present invention, by using IIL in a latch circuit, it is possible to obtain a circuit with an extremely simple integrated circuit structure and low power consumption.
第１図（ａ）は従来のＩＩＬ集積回路断面図、第１図（
ｂ）はこの断面図の等価回路図、第２図（ａ）は従来の
ラッチ回路図、第２図（ｂ）は前記ランチ回路図のブロ
ックダイヤグラム、第３図（ａ）は本発明の一具体例の
集積回路断面図、第３図缶）は前記本発明の一具体例の
集積回路断面図、第３図（ｂ）は前記本発明の一具体例
の等価回路図、第３図（ｃ）は前記本発明の一具体例の
動作波形図、第３図（ｄ）は前記本発明の一具体例のブ
ロックダイヤグラム、＠４図（ａ）は第３図（ｂ）に素
子を追加したランチ回路図、第４図（ｂ）は第４図（ａ
）に示されたラッチ回路図の動作波形図、第５図（ａ）
は第４図（ａ）に示されたラッチ回路図に更に素子を追
加したラッチ回路図、第５図（ｂ）は第５図（ａ）に示
されたラッチ回路図の動作波形図、弔６図（ａ）は第３
図（ｂ）に示された等価回路図の応用回路図、ｖＣ６図
（ｂ）は前記応用回路図の動作波形図である。
ＩＮ、 ｓｔ 、 ｓｔ・・・入力端
ＲＥＳＥＴ・・・リセット入力端
ＯＵＴ、０ＩＪＴ−、出力端、 Ｖｃ ＝−Ｖｃ電源端
Ｑ１〜Ｑ９ ・トランジスタ
Ｄ】〜Ｄ３・・ダイオード
（７３１，７）代理人 弁理士 則 近 憲 佑（ほか
１名）
第１図（ａ）７
第 １ 図 山）
流
第２図（ａ）
第２図（ｂ）
第３１！１（ａ）
第３図（Ｃ）
俤４図（６）
■
第５図（ｂ）
第６図（ｂ）Figure 1(a) is a cross-sectional view of a conventional IIL integrated circuit;
b) is an equivalent circuit diagram of this sectional view, FIG. 2(a) is a conventional latch circuit diagram, FIG. 2(b) is a block diagram of the launch circuit diagram, and FIG. 3(a) is a diagram of one of the present invention. A sectional view of an integrated circuit according to a specific example, FIG. 3) is a sectional view of an integrated circuit according to a specific example of the present invention, and FIG. c) is an operation waveform diagram of one specific example of the present invention, FIG. 3(d) is a block diagram of one specific example of the present invention, and @4(a) is an element added to FIG. 3(b). The launch circuit diagram shown in Fig. 4(b) is similar to Fig. 4(a).
) Operation waveform diagram of the latch circuit diagram shown in Figure 5(a)
is a latch circuit diagram with additional elements added to the latch circuit diagram shown in FIG. 4(a), and FIG. 5(b) is an operation waveform diagram of the latch circuit diagram shown in FIG. 5(a). Figure 6 (a) is the third
Figure (b) is an applied circuit diagram of the equivalent circuit diagram shown in Figure (b), and Figure (b) is an operational waveform diagram of the applied circuit diagram. IN, st, st...Input terminal RESET...Reset input terminal OUT, 0IJT-, Output terminal, Vc = -Vc power supply terminal Q1 to Q9 ・Transistor D】~D3...Diode (731, 7) agent Patent Attorney Noriyuki Chika (and 1 other person) Figure 1 (a) 7 Figure 1 Yama) Flow Figure 2 (a) Figure 2 (b) Figure 31!1 (a) Figure 3 (C) 俤Figure 4 (6) ■ Figure 5 (b) Figure 6 (b)
Claims (1)
Ｎ入力端にルベルの信号が印加されたときに不導通にな
るように前記ＩＮ入力端に一端が接続された第１のダイ
オードと、前記１入力端からの信号を受けるＩＩＬ構成
のインバーターと、前記第１のダイオードの他端の信号
と前記インバーターからの出力信号をベースに受け、コ
レクタが前記己出力端に接続された；Ａ’％ １のトラ
ンジスタと、前す己ｉ入力端にルベルの信号が印加され
たときに不導通になるように前記ｎ入力端に一端が接続
された第２のダイオードと、前記第２のダイオードの他
端の信号をベースに受け、コレクタが前記訂出力端に接
続された第２のトランジスタと、前記講出力端の信号に
よ−・てベースが駆動さへそのコレクタ出力信号によっ
て、前記第２のトランジスタのベースを駆動する第３の
トランジスタと、ｉ１１記第１のトランジスタと組にな
ってＩＩＬを構成する第４のトランジスタと、前記第２
のトランジスタと組になってＩＩＬを構成する第５のト
ランジスタと、前記第１．第２のトランジスタのベース
にＲＥＳＥＴ信号を印加する手段とを具備することを特
徴とするランチ回路用半導体論理回路。 （２）前記貫入力端と前記第２のトランジスタのベース
間には、前記ｎ入力端にルベルの信号が印加されたとき
に不導通となる第３のダイオードが接続されることを特
徴とする特許請求の範囲第１項記載のラッチ回路用半導
体論理回路。 （３）前記ＲＥＳＥＴ信号印加手段は、前記第１のトラ
ンジスタのベース・エミッタ間にそのコレクタ・エミッ
タ間が接続された第４のトランジスタと、前記第２のト
ランジスタのベース・エミッタＩＩＪｉＫそのコレクタ
・エミッタ間が接続された第５のトランジスタのベース
にＲＥＳＥ、’Ｔ倍信号印加されることを特徴とする特
許請求の範囲第１項記載のラッチ回路用半導体論理回路
。[Claims] (11IN input terminal, n input terminal, ■output terminal, and the above I
a first diode having one end connected to the IN input terminal so as to become non-conductive when a Lebel signal is applied to the N input terminal; and an IIL-configured inverter receiving a signal from the first input terminal; The signal at the other end of the first diode and the output signal from the inverter are received at the base, and the collector is connected to the output terminal; a second diode having one end connected to the n input terminal so as to become non-conductive when a signal is applied; a base receiving a signal at the other end of the second diode; and a collector connected to the output terminal; a third transistor, the base of which is driven by the signal at the output terminal, and the base of the second transistor driven by the collector output signal; a fourth transistor forming an IIL in combination with the first transistor;
a fifth transistor forming an IIL in combination with the first transistor; A semiconductor logic circuit for a launch circuit, comprising means for applying a RESET signal to the base of the second transistor. (2) A third diode that becomes non-conductive when a Lebel signal is applied to the n input terminal is connected between the penetrating input terminal and the base of the second transistor. A semiconductor logic circuit for a latch circuit according to claim 1. (3) The RESET signal applying means connects a fourth transistor whose collector and emitter are connected between the base and emitter of the first transistor, and a fourth transistor whose collector and emitter are connected between the base and emitter of the second transistor. 2. The semiconductor logic circuit for a latch circuit according to claim 1, wherein a RESE signal and a 'T times signal are applied to the base of the fifth transistor connected between the transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18319483A JPS59117325A (en) | 1983-10-03 | 1983-10-03 | Semiconductor logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18319483A JPS59117325A (en) | 1983-10-03 | 1983-10-03 | Semiconductor logical circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50142180A Division JPS597246B2 (en) | 1975-12-01 | 1975-12-01 | hand dryer warmer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117325A true JPS59117325A (en) | 1984-07-06 |
Family
ID=16131414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18319483A Pending JPS59117325A (en) | 1983-10-03 | 1983-10-03 | Semiconductor logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117325A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5266368A (en) * | 1975-12-01 | 1977-06-01 | Toshiba Corp | Semiconductor logic circuit |
-
1983
- 1983-10-03 JP JP18319483A patent/JPS59117325A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5266368A (en) * | 1975-12-01 | 1977-06-01 | Toshiba Corp | Semiconductor logic circuit |
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