JPS59117227A - ウエハ処理装置 - Google Patents
ウエハ処理装置Info
- Publication number
- JPS59117227A JPS59117227A JP22628182A JP22628182A JPS59117227A JP S59117227 A JPS59117227 A JP S59117227A JP 22628182 A JP22628182 A JP 22628182A JP 22628182 A JP22628182 A JP 22628182A JP S59117227 A JPS59117227 A JP S59117227A
- Authority
- JP
- Japan
- Prior art keywords
- cleaning
- reaction chamber
- etching
- wafer
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は再生機能金偏えたウェハ処理装置に関する。
一般に、半導体装置の製造過稈においては、CVD装置
を用いてウェハ上に種々の薄膜が形成されているが、こ
のようなCVD装置ではウェハにOVD膜が生成される
とともに、反応室の内面にもOVD膜が生成され堆積し
て行く。
を用いてウェハ上に種々の薄膜が形成されているが、こ
のようなCVD装置ではウェハにOVD膜が生成される
とともに、反応室の内面にもOVD膜が生成され堆積し
て行く。
このようにして反応室の内面に堆積したOVD膜は以後
のOVD膜生成に悪影響を与える汚染物であるため、除
去する必要がある。
のOVD膜生成に悪影響を与える汚染物であるため、除
去する必要がある。
従来、このような汚染物を除去するための反応室の清掃
作業は、CVD装置の監視者等が経験に基き適当な時期
を決定して実施さiている。
作業は、CVD装置の監視者等が経験に基き適当な時期
を決定して実施さiている。
このように清掃時期が人間によって決定されているため
、清掃頻度が不均一になって不必要な状況でも清掃が行
なわれる等作業能車が低τし、CVD装置の稼動率の低
下を招来するはかシでなく、−貫自動化生産の妨げとな
っていた。
、清掃頻度が不均一になって不必要な状況でも清掃が行
なわれる等作業能車が低τし、CVD装置の稼動率の低
下を招来するはかシでなく、−貫自動化生産の妨げとな
っていた。
本発明はこのような事情に鑑みてなされたもので、その
目的は、人間の判定全必要とせずに所定の機能を回復さ
せることができるウニ・・処理装置を提供するにある。
目的は、人間の判定全必要とせずに所定の機能を回復さ
せることができるウニ・・処理装置を提供するにある。
以下、本発明を図面に示す実施例)にしたがって説明す
る。
る。
図は本発明をプラズマ0VD装置に適用した場合の一実
施911ヲ示すブロック図である。
施911ヲ示すブロック図である。
図中、■はウェハ、2は反応室、3は平行平板軍、極、
4は電極間に高周波電圧を印加する発振器、5は発振器
全制御するパワーコントローラ、6は排気路、7はバル
ブ、8は真空ポンプ、9はパルプコントローラ、11は
反応ガス導入路、12はバルブ、13は反応ガヌ供給淵
、14はバルブコントローラ、15はCVD膜生成シー
ケンサ、16はエツチングガス供給源、17はバルブ、
18はエツチングガス供給源、19はパルプコントロー
ラ、20はドライエツチング処理シーケンサ、21はマ
イクロプロセッサ、22は光学的な手法により処理済ウ
ェハIA上に生成されたCVD膜の欠陥を検査する欠陥
検査装置、23は検査データを処理するデータ処理装置
、24はデータ処理装置からの検査値とあらかじめ設定
され、た設定値とを比較し、検査値が設定値゛以上であ
るときに指令信号を前記マイクロプロセッサ21に入力
する比較器等からなる判定器である。
4は電極間に高周波電圧を印加する発振器、5は発振器
全制御するパワーコントローラ、6は排気路、7はバル
ブ、8は真空ポンプ、9はパルプコントローラ、11は
反応ガス導入路、12はバルブ、13は反応ガヌ供給淵
、14はバルブコントローラ、15はCVD膜生成シー
ケンサ、16はエツチングガス供給源、17はバルブ、
18はエツチングガス供給源、19はパルプコントロー
ラ、20はドライエツチング処理シーケンサ、21はマ
イクロプロセッサ、22は光学的な手法により処理済ウ
ェハIA上に生成されたCVD膜の欠陥を検査する欠陥
検査装置、23は検査データを処理するデータ処理装置
、24はデータ処理装置からの検査値とあらかじめ設定
され、た設定値とを比較し、検査値が設定値゛以上であ
るときに指令信号を前記マイクロプロセッサ21に入力
する比較器等からなる判定器である。
なお、詳細な構成は次の作用の説明とともに明らあ・に
なる。
なる。
次に作用を説明する。
CVD膜生成処理を受けようとするウェハ1は反応室2
内の下側電極3上に載置される。シーケンサ15の0V
Di生成サーケンヌにしたがって、高周波発振器4はパ
ワーコントローラ5により高周波電圧を電!3間に印加
し、排気バルブ7はコントローラ9により反応室2を排
気し、反応ガヌフローバルブ12はコントローラ14に
より反応室2内へモノシラン(5IHt )等の反応ガ
スを導入する。これによυ、反応室2内では、電極3間
にプラズマが形成され、反応ガスによ、9avD反応が
起され、ウェハ1上にCVD膜が生成される。
内の下側電極3上に載置される。シーケンサ15の0V
Di生成サーケンヌにしたがって、高周波発振器4はパ
ワーコントローラ5により高周波電圧を電!3間に印加
し、排気バルブ7はコントローラ9により反応室2を排
気し、反応ガヌフローバルブ12はコントローラ14に
より反応室2内へモノシラン(5IHt )等の反応ガ
スを導入する。これによυ、反応室2内では、電極3間
にプラズマが形成され、反応ガスによ、9avD反応が
起され、ウェハ1上にCVD膜が生成される。
このCVD膜生成処理中、マイクロプロセッサ21には
各所からフィードバック信号が入力されてお9、これら
信号に対応してプロセッサ21はシーケンサ15にシー
ケンスを修正する指令信号を随時出力し、CVD膜生成
処理を最適な状態で実行せしめる。
各所からフィードバック信号が入力されてお9、これら
信号に対応してプロセッサ21はシーケンサ15にシー
ケンスを修正する指令信号を随時出力し、CVD膜生成
処理を最適な状態で実行せしめる。
処理済ウェハIAは欠陥検査装置22へ送られ欠陥検査
を受ける。この検査は全品検査の場合もあるし、ロフト
ごとの抜き取9検査の場合もある。
を受ける。この検査は全品検査の場合もあるし、ロフト
ごとの抜き取9検査の場合もある。
検査結果はデータ処理装置23に入力される。
この装置23は判定器24において比較判定が可能にな
るように定量的に数値データ処理し、判定器24に覗、
検査結果数値を入力する。
るように定量的に数値データ処理し、判定器24に覗、
検査結果数値を入力する。
判定器24はこの胡検査値と設定値とを比較し、現在の
欠陥が許容値以下であるときはブイクロプロセッサ21
iして現作業を継続させるが、欠陥が許容値以上である
と判定したときは、プロセッサ21に清掃作業指令信号
を入力せしめる。
欠陥が許容値以下であるときはブイクロプロセッサ21
iして現作業を継続させるが、欠陥が許容値以上である
と判定したときは、プロセッサ21に清掃作業指令信号
を入力せしめる。
ところで、前記CVD膜生成処理において、CVD膜は
ウェハ上に生成されると同時に、反応室2の内面にも若
干生成され、次第に堆積していく。
ウェハ上に生成されると同時に、反応室2の内面にも若
干生成され、次第に堆積していく。
通常、この反応室におけるCVD膜の堆積量が異常に増
加すると、ウェハのCVD膜生成に悪影響を与え、生成
されたCVD膜における欠陥が増加する。したがって、
反応室におけるCVD膜の堆積量が所定値(欠陥の増加
量との関係で経験上統計的に求められる値)以上になっ
たら、これ金除去しなければならない。
加すると、ウェハのCVD膜生成に悪影響を与え、生成
されたCVD膜における欠陥が増加する。したがって、
反応室におけるCVD膜の堆積量が所定値(欠陥の増加
量との関係で経験上統計的に求められる値)以上になっ
たら、これ金除去しなければならない。
そして、この反応室における所定堆積量に対応する欠陥
を定量的に割り出して前記判定器24における設定値と
して設定しておけば、判定器24は、この設定値と覗在
検査中の欠陥数値との比較により、所在の反応室に付着
したCVD膜の堆積量が除去しなければならない値にな
っているか否を判定することができる。すなわち、判定
器24は現在の欠陥検査値が設定値以上であった場合、
反応室を清掃する必要があると判定し、その指令信号を
マイクロプロセッサ21に入力する。
を定量的に割り出して前記判定器24における設定値と
して設定しておけば、判定器24は、この設定値と覗在
検査中の欠陥数値との比較により、所在の反応室に付着
したCVD膜の堆積量が除去しなければならない値にな
っているか否を判定することができる。すなわち、判定
器24は現在の欠陥検査値が設定値以上であった場合、
反応室を清掃する必要があると判定し、その指令信号を
マイクロプロセッサ21に入力する。
前記清掃作業指令信号を受けたプロセッサ21はこの信
号に対応するプログラムに基き、CvD膜生成シーケン
ヌ15に一時休止指令信号を入力するとともに、ドライ
エツチング処理シーケンサ20に作動開始指令信号を入
力する。
号に対応するプログラムに基き、CvD膜生成シーケン
ヌ15に一時休止指令信号を入力するとともに、ドライ
エツチング処理シーケンサ20に作動開始指令信号を入
力する。
このシーケンサ20のドライエツチング処理シ−ケンス
にしたがって、高周波発振器4はパワーコントローラ5
によ、リエッチングに適当な高周波電圧ケ反応室2内面
と電極3間に印加し、排気バルブ7はコントローラ10
によシ反応室2をエツチングに適切な低圧に排気し、エ
ツチングガスフローバルブ17はコントローラ19によ
り反応室2内へフレオンガス(OF4)等のエツチング
ガスを導入する。これによp1反応室2にエツチングガ
スが導入されたときに発生するプラズプ反応と、電界内
で加速されたイオンとでエンチングが行なわj1反応室
2の内面に付着堆積した清掃対象汚染物としてのOVD
膜が除去される。
にしたがって、高周波発振器4はパワーコントローラ5
によ、リエッチングに適当な高周波電圧ケ反応室2内面
と電極3間に印加し、排気バルブ7はコントローラ10
によシ反応室2をエツチングに適切な低圧に排気し、エ
ツチングガスフローバルブ17はコントローラ19によ
り反応室2内へフレオンガス(OF4)等のエツチング
ガスを導入する。これによp1反応室2にエツチングガ
スが導入されたときに発生するプラズプ反応と、電界内
で加速されたイオンとでエンチングが行なわj1反応室
2の内面に付着堆積した清掃対象汚染物としてのOVD
膜が除去される。
エツチング処理シーケンサ20の所定のシーケンスが完
了し、汚染物が除去されると、反応室2内は原状のOV
D膜生成開始状態に戻る。=イクロプロセッサ21はこ
の原状回ff1−フィードバック信号により認齢し、(
3VD膜生成シーケンサ15にOVD膜生成処理を再開
させる。
了し、汚染物が除去されると、反応室2内は原状のOV
D膜生成開始状態に戻る。=イクロプロセッサ21はこ
の原状回ff1−フィードバック信号により認齢し、(
3VD膜生成シーケンサ15にOVD膜生成処理を再開
させる。
再開後、処理済ウェハIAに2いての現在の欠陥検査値
が設定値以上であると判定されると、判定器24からプ
ロセッサ21に清掃指令信号が入力され、再度、前記清
掃作業が実施される。
が設定値以上であると判定されると、判定器24からプ
ロセッサ21に清掃指令信号が入力され、再度、前記清
掃作業が実施される。
以後、ウェハへの0VDp生成処理と、反応室内の清浄
化作業とが繰シ返、f−Lで自動的に実施されていく。
化作業とが繰シ返、f−Lで自動的に実施されていく。
本実施例1によれば、人間の判断を要することなく、O
VD反応室の清掃作業を自動的に実施することができる
ので、必要な状溝においてのみ清掃作業全実施すること
ができ、作業能昆が向上し、OVD装箇の稼動出の低下
が抑制でき、OVD膜生成処理の無人−貫自動化生産ヲ
実現することができる。
VD反応室の清掃作業を自動的に実施することができる
ので、必要な状溝においてのみ清掃作業全実施すること
ができ、作業能昆が向上し、OVD装箇の稼動出の低下
が抑制でき、OVD膜生成処理の無人−貫自動化生産ヲ
実現することができる。
なお、CvD装置、これを清掃する清浄化手段としての
ドライエツチング系、欠陥検査装ut1検査結果に基き
清掃作業の必要性を判定する判定器、判定に基き清掃作
業を実施せしめるマイクロプロセッサ等の具体的構成は
前記実#例1に限定されるものではない。
ドライエツチング系、欠陥検査装ut1検査結果に基き
清掃作業の必要性を判定する判定器、判定に基き清掃作
業を実施せしめるマイクロプロセッサ等の具体的構成は
前記実#例1に限定されるものではない。
また、本発明はプラズマ0VD装置に限らず、他のウェ
ハ処理製筒全般に適用することができる。
ハ処理製筒全般に適用することができる。
以上説明したように、本発明によれば、人間のメ意的判
断を要することなく、ウエノ・処理機能の回’tl自動
的に実行することができる。
断を要することなく、ウエノ・処理機能の回’tl自動
的に実行することができる。
図は本発明の一実施気1ヲ示すプロ・ンク図である。
1・・・ウェハ、2・・・反応室、3は平行平板電極、
11・・・反応ガヌ導入路、12・・・パルプ、14・
・・バルブコントローラ、15・・OvD膜生成シーケ
ンサ、16・・・エツチングガヌ導入路、17・・・パ
ルプ、19・・・バルブコントローラ’1 20・・・
ドライエ・ソチング処理シーケンサ、21・・・マイク
ロプロセンサ、22・・・欠陥検査装置、24・・・判
定器。 代理人 弁理士 薄 1)利 辛 1
11・・・反応ガヌ導入路、12・・・パルプ、14・
・・バルブコントローラ、15・・OvD膜生成シーケ
ンサ、16・・・エツチングガヌ導入路、17・・・パ
ルプ、19・・・バルブコントローラ’1 20・・・
ドライエ・ソチング処理シーケンサ、21・・・マイク
ロプロセンサ、22・・・欠陥検査装置、24・・・判
定器。 代理人 弁理士 薄 1)利 辛 1
Claims (1)
- 【特許請求の範囲】 1、 ウェハを収容する処理室と、収容されたウェハに
所定の処理を実施する処理手段と、汚染された処理室を
清浄化する清浄化手段と、処理済ウェハの欠陥を検査す
る欠陥検査手段と、欠陥検査手段の検査結果に基き清浄
の必要性全判定する判定手段と、清浄判定に基き前記処
理手段を停止し、清浄化手段を作動せしめる指令手段と
を備えてなるウェハ処理装置。 2、処理室が反応室、処理手段がCVD装置、清浄化手
段がドライエツチング装置、欠陥検査手段がOVD膜欠
陥検査装置、判定手段が実際の検査データと設定値と全
比較する比較器指令手段がプロセッサであることを特徴
とする特許請求の範囲第1項記載のウェハ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22628182A JPS59117227A (ja) | 1982-12-24 | 1982-12-24 | ウエハ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22628182A JPS59117227A (ja) | 1982-12-24 | 1982-12-24 | ウエハ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59117227A true JPS59117227A (ja) | 1984-07-06 |
Family
ID=16842748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22628182A Pending JPS59117227A (ja) | 1982-12-24 | 1982-12-24 | ウエハ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59117227A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5968278A (en) * | 1998-12-07 | 1999-10-19 | Taiwan Semiconductor Manufacturing Company Ltd. | High aspect ratio contact |
EP0999472A2 (en) * | 1998-10-29 | 2000-05-10 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for dry-etching half-tone phase-shift films, half-tone phase-shift photomasks and method for the preparation thereof, and semiconductor circuits and method for the fabrication thereof |
KR100418072B1 (ko) * | 2001-07-26 | 2004-02-11 | 가부시끼가이샤 히다치 세이사꾸쇼 | 플라즈마처리장치의 메인티넌스방법 및 메인티넌스시스템 |
KR100638982B1 (ko) | 2004-12-27 | 2006-10-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 설비 |
-
1982
- 1982-12-24 JP JP22628182A patent/JPS59117227A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0999472A2 (en) * | 1998-10-29 | 2000-05-10 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for dry-etching half-tone phase-shift films, half-tone phase-shift photomasks and method for the preparation thereof, and semiconductor circuits and method for the fabrication thereof |
EP0999472A3 (en) * | 1998-10-29 | 2001-01-31 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for dry-etching half-tone phase-shift films, half-tone phase-shift photomasks and method for the preparation thereof, and semiconductor circuits and method for the fabrication thereof |
US5968278A (en) * | 1998-12-07 | 1999-10-19 | Taiwan Semiconductor Manufacturing Company Ltd. | High aspect ratio contact |
KR100418072B1 (ko) * | 2001-07-26 | 2004-02-11 | 가부시끼가이샤 히다치 세이사꾸쇼 | 플라즈마처리장치의 메인티넌스방법 및 메인티넌스시스템 |
KR100638982B1 (ko) | 2004-12-27 | 2006-10-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 설비 |
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