JPS59116985A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59116985A JPS59116985A JP57207507A JP20750782A JPS59116985A JP S59116985 A JPS59116985 A JP S59116985A JP 57207507 A JP57207507 A JP 57207507A JP 20750782 A JP20750782 A JP 20750782A JP S59116985 A JPS59116985 A JP S59116985A
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- JP
- Japan
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- word line
- transistor
- potential
- voltage
- clamp circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
不発明は、半導体記憶装置に関し、特にワード線の先端
に接続されたクランプ回路を具備し、該クランプ回路の
動作が１ワーｌ−想の抵抗によって悪影響を受けること
なく的確に行なわね、る工うにした半導体記憶装置ｔに
関する。
に接続されたクランプ回路を具備し、該クランプ回路の
動作が１ワーｌ−想の抵抗によって悪影響を受けること
なく的確に行なわね、る工うにした半導体記憶装置ｔに
関する。
（２）技術の背景
一般に、大容量の半導体記憶装置においては。
各ワード線の先端にクランプ回路ゲ接続し、該ワード線
の他端に接続されたワードデコーダから入力される選択
重上に応゛じて該クランプ回路ｋ ｄｒｈ作させること
に工り、ワード糾の選択時に該ワード紳の電位が充分に
上昇できるようにするとともにワード線の非選択時にワ
ード線電位を低酸圧にクランプし、それ（ｌこよジワー
ド線の選択動作が的確に行なわれるようにしている。
の他端に接続されたワードデコーダから入力される選択
重上に応゛じて該クランプ回路ｋ ｄｒｈ作させること
に工り、ワード糾の選択時に該ワード紳の電位が充分に
上昇できるようにするとともにワード線の非選択時にワ
ード線電位を低酸圧にクランプし、それ（ｌこよジワー
ド線の選択動作が的確に行なわれるようにしている。
（３）従来技術と間魂点
第１図は、従来形のクランプ回路ケ示す。同図のクラン
プ回路は、互いに又差結合されたトランジスタＱ２ 、
Ｑ３および高電圧電源Ｖｃｃとトランジスタ９２間に
接続されたトランジスタＱ１′９によって構成される。
プ回路は、互いに又差結合されたトランジスタＱ２ 、
Ｑ３および高電圧電源Ｖｃｃとトランジスタ９２間に
接続されたトランジスタＱ１′９によって構成される。
そして、 Ｒ１はワード線の等価抵抗を示し、この抵
抗Ｒ１すなわちワード線の両端にワードデコーダＷＩ）
とクランプ回路のトランジスタＱ３のドレインが接続さ
れている。
抗Ｒ１すなわちワード線の両端にワードデコーダＷＩ）
とクランプ回路のトランジスタＱ３のドレインが接続さ
れている。
第２図を参照して第１図のクランプ回路の動作を説明す
る。時刻ｔｏ以前の期間すなわちリセット期間中はリセ
ット信号φＲが高レベルとなっているためトランジスタ
Ｑｌｆ通しｇり電位が高レベルに充電され、かうトラン
ジスタＱ３がオンとなっている。そして時間１０付近に
おいてリセット信号φＲがイ氏レベルとなジワードデコ
ーダ鼎の出力ＷＬＱが上昇する。この場合、トランジス
タＱ３がオンとなっているのでＱ３のドレインＷＬＩの
電圧はワード線の抵抗Ｒ１とトランジスタＱ３の９ｍに
よって決定される比率で上昇する。そして、ノーｒＷＬ
１の電圧がトランジスタＱ１のしきい値電ｆ以上に達す
るとトランジスタＱ２がオンとなりノードＮ１の電圧が
ほぼ低電圧電源Ｖｓｓまで低下する。これにより、トラ
ンジスタＱ３がオフとなりノードＷＬ１の電位がさらに
上昇する。
る。時刻ｔｏ以前の期間すなわちリセット期間中はリセ
ット信号φＲが高レベルとなっているためトランジスタ
Ｑｌｆ通しｇり電位が高レベルに充電され、かうトラン
ジスタＱ３がオンとなっている。そして時間１０付近に
おいてリセット信号φＲがイ氏レベルとなジワードデコ
ーダ鼎の出力ＷＬＱが上昇する。この場合、トランジス
タＱ３がオンとなっているのでＱ３のドレインＷＬＩの
電圧はワード線の抵抗Ｒ１とトランジスタＱ３の９ｍに
よって決定される比率で上昇する。そして、ノーｒＷＬ
１の電圧がトランジスタＱ１のしきい値電ｆ以上に達す
るとトランジスタＱ２がオンとなりノードＮ１の電圧が
ほぼ低電圧電源Ｖｓｓまで低下する。これにより、トラ
ンジスタＱ３がオフとなりノードＷＬ１の電位がさらに
上昇する。
しかしながら、上述の従来形においては、ワード線の抵
抗Ｒ１が大きいとノードＷＬＩの電圧がトランジスタＱ
２のしきい値電圧以上に上昇することができずトランジ
スタＱ２’にオンとすることができないため、第２図に
示される工うに時間ｔ１以後もノーｌ−″ＷＬ、１のＩ
し田が上昇せずワード政の選択動作が的確に行なわれな
いという不都合があった。特に、最近の大容刊の半導体
記憶装置においては１個々のワード線が極めて細く刀１
つワード紳の材旧として多結晶シリコン等が用いられる
場合が多いため、ワード縄の抵抗がかなり高くガってお
り、こＱ）ような不モＩＳ合が生ずる可能性が極めて旨
くなっていた。
抗Ｒ１が大きいとノードＷＬＩの電圧がトランジスタＱ
２のしきい値電圧以上に上昇することができずトランジ
スタＱ２’にオンとすることができないため、第２図に
示される工うに時間ｔ１以後もノーｌ−″ＷＬ、１のＩ
し田が上昇せずワード政の選択動作が的確に行なわれな
いという不都合があった。特に、最近の大容刊の半導体
記憶装置においては１個々のワード線が極めて細く刀１
つワード紳の材旧として多結晶シリコン等が用いられる
場合が多いため、ワード縄の抵抗がかなり高くガってお
り、こＱ）ような不モＩＳ合が生ずる可能性が極めて旨
くなっていた。
（４） 発明の目的
本発明の目的は、前述の従来形における問題点に鑑み５
ワード紐先端ＶＣ接続されたクランプ回路を具備する半
導体記憶装置において、該クランプ回路をワード線の電
位が充分に上昇した後に動作させるという楕想に基づき
、クランプ回路の動作がワード線の抵抗に工って悪影’
ｌ受けることを防止し、ワード線の選択動作が的確に行
なわれる工うにすることにより半導体記憶装置の信頼性
を向上させることにある。
ワード紐先端ＶＣ接続されたクランプ回路を具備する半
導体記憶装置において、該クランプ回路をワード線の電
位が充分に上昇した後に動作させるという楕想に基づき
、クランプ回路の動作がワード線の抵抗に工って悪影’
ｌ受けることを防止し、ワード線の選択動作が的確に行
なわれる工うにすることにより半導体記憶装置の信頼性
を向上させることにある。
（５）発明の構成
そしてこの目的は、本発明によれば、非選択ツー１″糾
の電位を基準電位にフランジするためのクランプ回路が
それぞれのワード線に接続された半導体記憶装置であっ
て、該クランプ回路は該ワード線に接続された第１の端
子と、該クランプ回路を作動させるための制御信号を受
ける第２の端子を有するフリップフロップから成り１選
択されたワード線の電位が少なくとも該フリップフロッ
プの状ＦＭｌｋ−反転させる電位？越えた後、該制御信
号を与えるようにしたことを特徴とする半導体記憶装置
を提供することによって達成される。
の電位を基準電位にフランジするためのクランプ回路が
それぞれのワード線に接続された半導体記憶装置であっ
て、該クランプ回路は該ワード線に接続された第１の端
子と、該クランプ回路を作動させるための制御信号を受
ける第２の端子を有するフリップフロップから成り１選
択されたワード線の電位が少なくとも該フリップフロッ
プの状ＦＭｌｋ−反転させる電位？越えた後、該制御信
号を与えるようにしたことを特徴とする半導体記憶装置
を提供することによって達成される。
（６）発明の芙施例
以下図面によｐ本発明の詳細な説明する。第３図は１本
発明の１実施例に係わるクランプ回路の構成を示し、同
図（ａ）は、ワード線が選択された場合の各部の信号を
示し、同図（ｂ）はワード線が非選択の場合の各部の信
号を示す。第３図に示されるクランプ回路は交差結合さ
れたトランジスタＱ２およびＱ３とトランジスタＱ２の
ドレインに接続されたｒプレッション型のＭＯ８キャノ
４シタＱ４とを具備する。該ＭＯ８キャノ９シタＱ４は
デプレッシ目ン型ＭＯ８）ランジスタのソースおよびト
°レインを接続して一方の端子とじケ°−ト電極を他方
の端子として用いることにより容ｔ、に構成したもので
あって、デプレッション型トランジスタを用いているた
めソースおよびドレインの電圧よりゲート電圧が低くて
もキャパシタとしての動作を行なうことができるもので
ある。、また、トランジスタＱ３のドレインには抵抗ｒ
ｔ１１有するワード線の一端が接続され該ワード線の他
端はワードデコーダＷＤに接続されている。
発明の１実施例に係わるクランプ回路の構成を示し、同
図（ａ）は、ワード線が選択された場合の各部の信号を
示し、同図（ｂ）はワード線が非選択の場合の各部の信
号を示す。第３図に示されるクランプ回路は交差結合さ
れたトランジスタＱ２およびＱ３とトランジスタＱ２の
ドレインに接続されたｒプレッション型のＭＯ８キャノ
４シタＱ４とを具備する。該ＭＯ８キャノ９シタＱ４は
デプレッシ目ン型ＭＯ８）ランジスタのソースおよびト
°レインを接続して一方の端子とじケ°−ト電極を他方
の端子として用いることにより容ｔ、に構成したもので
あって、デプレッション型トランジスタを用いているた
めソースおよびドレインの電圧よりゲート電圧が低くて
もキャパシタとしての動作を行なうことができるもので
ある。、また、トランジスタＱ３のドレインには抵抗ｒ
ｔ１１有するワード線の一端が接続され該ワード線の他
端はワードデコーダＷＤに接続されている。
第４図を参照して第３図の回路の動作？説明する。まず
、ワード線が選択状態である場合は、第３図（ａ）にお
いて１時刻ｔｏでワードデコーダＷＤの出力ＷＬＱＱが
立上がるが、この場合クランプ回路の各トランジスタＱ
２およびＱ３のドレインは当初は共に低レベルであって
各トランジスタＱ２およびＱ３ともカットオフしてｂる
。したがって、トランジスタＱ３の一レインの電位ＷＬ
ＯＩはビット線の抵抗几１の影響をあまり受けることな
く高電圧電源Ｖｃｃにまで上昇し、したがってトランジ
スタＱ２がオンとなる。そして電圧ＷＬＯＩが充分高い
レベルに上昇した時刻ｔ１にＭＯＳキャパシタＱ４に介
して印加されるクランプアクティブクロックφｃｈｋ高
レベルにした場合にもトランジスタＱ２がオンとなって
いるので該トランジスタのドレイン電圧ＮＯＩは低レベ
ルのままとなり、したがってトランジスタＱ３はカット
オフ状Ｆｔ３に維持する。一方、ワード線が非選択の状
態では、第３（Ｓｔ（ｂ）において、ワードデコーダＷ
Ｄの出力電圧ＷＬＩＯおよびワード線の先端の電位ＷＬ
ＩＩは低レベルのままであるからクランプ回路のトラン
ジスタＱ２およびＱ３は共にカットオフしている。そし
て、時刻ｔ１においてＭＯＳキャパシタＱ４に印加され
るクランプアクティブクロックφＣＡが立上がると、ト
ランジスタＱ２がカットオフしているから該トランジス
タＱ２のドレインしたがってトランジスタＱ３のケ８−
ト電ＦＥＮ１１が上昇する。これによってトランジスタ
Ｑ３がオンとなり非選択ワード°線の先端の電位ＷＬＩ
ＩをＶＳＳにクランプする８ 第５図は、本発明の他の実施例に係わる半導体記憶装置
に用いられているクランプ回路の構成ケ示し、第５図（
ａ）はこのクランプ回路［接続されたワード“線が選択
状態である場合の各部の信号を示し、第５図（ｂ）は該
ツー１−′線が非選択状態である場合の各部の信号を示
す。第５図のクランプ回路は。
、ワード線が選択状態である場合は、第３図（ａ）にお
いて１時刻ｔｏでワードデコーダＷＤの出力ＷＬＱＱが
立上がるが、この場合クランプ回路の各トランジスタＱ
２およびＱ３のドレインは当初は共に低レベルであって
各トランジスタＱ２およびＱ３ともカットオフしてｂる
。したがって、トランジスタＱ３の一レインの電位ＷＬ
ＯＩはビット線の抵抗几１の影響をあまり受けることな
く高電圧電源Ｖｃｃにまで上昇し、したがってトランジ
スタＱ２がオンとなる。そして電圧ＷＬＯＩが充分高い
レベルに上昇した時刻ｔ１にＭＯＳキャパシタＱ４に介
して印加されるクランプアクティブクロックφｃｈｋ高
レベルにした場合にもトランジスタＱ２がオンとなって
いるので該トランジスタのドレイン電圧ＮＯＩは低レベ
ルのままとなり、したがってトランジスタＱ３はカット
オフ状Ｆｔ３に維持する。一方、ワード線が非選択の状
態では、第３（Ｓｔ（ｂ）において、ワードデコーダＷ
Ｄの出力電圧ＷＬＩＯおよびワード線の先端の電位ＷＬ
ＩＩは低レベルのままであるからクランプ回路のトラン
ジスタＱ２およびＱ３は共にカットオフしている。そし
て、時刻ｔ１においてＭＯＳキャパシタＱ４に印加され
るクランプアクティブクロックφＣＡが立上がると、ト
ランジスタＱ２がカットオフしているから該トランジス
タＱ２のドレインしたがってトランジスタＱ３のケ８−
ト電ＦＥＮ１１が上昇する。これによってトランジスタ
Ｑ３がオンとなり非選択ワード°線の先端の電位ＷＬＩ
ＩをＶＳＳにクランプする８ 第５図は、本発明の他の実施例に係わる半導体記憶装置
に用いられているクランプ回路の構成ケ示し、第５図（
ａ）はこのクランプ回路［接続されたワード“線が選択
状態である場合の各部の信号を示し、第５図（ｂ）は該
ツー１−′線が非選択状態である場合の各部の信号を示
す。第５図のクランプ回路は。
交差結合され定トランジスタＱ２およびＱ３とトランジ
スタＱ２のトゝレインに接続されたデプレッション型ト
ランジスタＱ５等によって構成される。デプレッション
型トランジスタＱ５のダートとソースは共通接続され、
ドレインにはクランプアクティブクロックφＣＡが印加
されている。
スタＱ２のトゝレインに接続されたデプレッション型ト
ランジスタＱ５等によって構成される。デプレッション
型トランジスタＱ５のダートとソースは共通接続され、
ドレインにはクランプアクティブクロックφＣＡが印加
されている。
第６図全参照して第５図の回路の動作ケ説明する。ワー
ド線が選択状態である場合は、第５図（ａ）において、
ワードデコーダＷＤの出力ＷＬＯＯが時変１ｔＯ付近よ
り高レベルに上昇葡始める。この場合。
ド線が選択状態である場合は、第５図（ａ）において、
ワードデコーダＷＤの出力ＷＬＯＯが時変１ｔＯ付近よ
り高レベルに上昇葡始める。この場合。
クランプアクティブクロックφＣＡは低レベルのままで
あるから、当初はトランジスタＱ２およびＱ３のドレイ
ン電圧ＮＯＩおよびＷＬＯＩは共に低レベルとなってお
りトランジスタＱ２およびＱ３は共にカットオフしてい
る。したがって、ワードデコーダＷｌ）の出力電圧ＷＬ
ＯＯが上昇するに応じてトランジスタＱ３のドレイン電
ＥＦ ＷＬ ０１もビット純の抵抗の影響をあまり受け
ることなく高レベルに上昇する。
あるから、当初はトランジスタＱ２およびＱ３のドレイ
ン電圧ＮＯＩおよびＷＬＯＩは共に低レベルとなってお
りトランジスタＱ２およびＱ３は共にカットオフしてい
る。したがって、ワードデコーダＷｌ）の出力電圧ＷＬ
ＯＯが上昇するに応じてトランジスタＱ３のドレイン電
ＥＦ ＷＬ ０１もビット純の抵抗の影響をあまり受け
ることなく高レベルに上昇する。
トランジスタＱ３のドレイン電圧ＷＬＯ１がほぼ高レベ
ルに上昇した時刻ｔ１においてクランプアクティブクロ
ックφＣＡ ｋ高レベルに上昇させるとトランジスタＱ
２が先にオンとなっているため、該トランジスタＱ２の
ト９レイン電圧Ｎ旧は低レベルのままとなりトランジス
タＱ３もカットオフ状態に維持される。
ルに上昇した時刻ｔ１においてクランプアクティブクロ
ックφＣＡ ｋ高レベルに上昇させるとトランジスタＱ
２が先にオンとなっているため、該トランジスタＱ２の
ト９レイン電圧Ｎ旧は低レベルのままとなりトランジス
タＱ３もカットオフ状態に維持される。
クランプ回路に接続されたワード線が非選択状態の場合
は、第５図（ｂ）において、ワードデコーダ鼎の出力電
圧ＷＬＩＯおよびトランジスタＱ３のドレイン電圧ＷＬ
ＩＩは共に低レベルに維持される。そして時刻ｔ１にお
いてクランプアクティブクロックφＣＡが上昇すると、
トランジスタＱ２がカットオフしているからトランジス
タＱ３がオンとなり非選択ツー１′線の先端の電位ＷＬ
１１ｔ：低レプル屯圧■５Ｓにクランプするー （７）発明の効果 このように１本発明によれば、ワー）″紳りランプ回路
を選択ワーｒａ（１）電位が充分高くなった後に動作さ
せるから、ワード線電圧の上昇期間中はクランプ回路の
トランジスタＱ３がカットオフしており、ワード線の抵
抗がかなり大きい場合にもクランプ回路によってワード
線電圧の上昇が妨げられることがなく々クワード線の選
択動作が的確に行なわれる。また、非選択ワード紳にお
いてはクランプアクティブクロックの印加によりワード
線電位が的確に低レベルにクランプされるのでノイズ成
分等によって非選択ワードｂ！の電位が変動すること等
が防止される。
は、第５図（ｂ）において、ワードデコーダ鼎の出力電
圧ＷＬＩＯおよびトランジスタＱ３のドレイン電圧ＷＬ
ＩＩは共に低レベルに維持される。そして時刻ｔ１にお
いてクランプアクティブクロックφＣＡが上昇すると、
トランジスタＱ２がカットオフしているからトランジス
タＱ３がオンとなり非選択ツー１′線の先端の電位ＷＬ
１１ｔ：低レプル屯圧■５Ｓにクランプするー （７）発明の効果 このように１本発明によれば、ワー）″紳りランプ回路
を選択ワーｒａ（１）電位が充分高くなった後に動作さ
せるから、ワード線電圧の上昇期間中はクランプ回路の
トランジスタＱ３がカットオフしており、ワード線の抵
抗がかなり大きい場合にもクランプ回路によってワード
線電圧の上昇が妨げられることがなく々クワード線の選
択動作が的確に行なわれる。また、非選択ワード紳にお
いてはクランプアクティブクロックの印加によりワード
線電位が的確に低レベルにクランプされるのでノイズ成
分等によって非選択ワードｂ！の電位が変動すること等
が防止される。
第１図は、従来形のワード線りランプ回路の構成を示す
ブロック回路図。 第２図は、第１図の回路の動作を説明するためのタイミ
ングチャート。 第３図は、本発明の１実施例に係わる半導体記憶装置に
用いられるワード線りランプ回路の構成を示すブロック
回路図、 第４図は、第３図の回路の動作を説明するためのタイミ
ングチャート、 第５図は５本発明の他の実施例に係わる半導体記憶装置
に用いられるワー）−′約２２７プ回路の構成を示すブ
ロック回路図、そして 第６図は、第５図の回路の動作ケ説明するためのタイミ
ングチャートである。 Ｑｌ 、 Ｑ２ 、 Ｑ３・・・ＭＯＳ）ランジスタ、
Ｑ４・・・ＭＯ８キャパシタ、Ｑ５・・・ＭＯＳデゾ
レッショントランジスタ、ＷＤ・・・ワードデコーダ、
Ｒ１・・・ワード線の抵抗。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 詔 ラ 第１図 第２図 見。 ｉｌ 第３図 第４図 ＬＩＩ 第５図 （ａ）選択 （ｂ）非選択 手続補正書 昭和５９年２月１ 日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年特許願第２０７５０７号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正の対象 、（１）明細書の１特許請求の範囲」の欄（２） 明
細書の「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおり補正
する。 （２）明細書第５頁第２行から第１２行に「そしてこの
目的は、・・・・・・達成される」とあるのをｒそして
この目的は、本発明によれば、非選択ワード線の電位を
基準電位にクランプするだめのクランプ回路がそれぞれ
のワード線に接続され、該クランプ回路はゲートが該ワ
ード線に接続された第１のトランジスタと、該クランプ
回路を作動させるための制御信号をケートに受ける第２
のトランジスタとを交差接続してなるフリップフロップ
から成り、選択されたワード線の電位が少なくとも該第
１のトランジスタを導通させる電位を越えた後、各クラ
ンプ回路に対して該制御信号を与えるようにしたことを
特徴とする半導体記憶装置を提供することによって達成
される。Ｊと補正する。 ７、添付書類の目録 補正特許請求の範囲 １通２、特許請求
の範囲 非選択ワード線の電位を基準電位にクランプするための
クランプ回路がそれぞれのワード線に接続され、 該クランプ回路はゲートが該ワード線に接続された第１
のトランジスタと、該クランプ回路を作動させるための
制御信号をゲートに受ける第２めトランジスタとを交差
接続してなるフリップフロップから成り、 選択されたワード線の電位が少なくとも該第１のトラン
ジスタを導通させる電位を越えた後、冬クランプ回路に
対して該制御信号を与えるようにしたことを特徴とする
半導体記憶装置。
ブロック回路図。 第２図は、第１図の回路の動作を説明するためのタイミ
ングチャート。 第３図は、本発明の１実施例に係わる半導体記憶装置に
用いられるワード線りランプ回路の構成を示すブロック
回路図、 第４図は、第３図の回路の動作を説明するためのタイミ
ングチャート、 第５図は５本発明の他の実施例に係わる半導体記憶装置
に用いられるワー）−′約２２７プ回路の構成を示すブ
ロック回路図、そして 第６図は、第５図の回路の動作ケ説明するためのタイミ
ングチャートである。 Ｑｌ 、 Ｑ２ 、 Ｑ３・・・ＭＯＳ）ランジスタ、
Ｑ４・・・ＭＯ８キャパシタ、Ｑ５・・・ＭＯＳデゾ
レッショントランジスタ、ＷＤ・・・ワードデコーダ、
Ｒ１・・・ワード線の抵抗。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 詔 ラ 第１図 第２図 見。 ｉｌ 第３図 第４図 ＬＩＩ 第５図 （ａ）選択 （ｂ）非選択 手続補正書 昭和５９年２月１ 日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年特許願第２０７５０７号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正の対象 、（１）明細書の１特許請求の範囲」の欄（２） 明
細書の「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおり補正
する。 （２）明細書第５頁第２行から第１２行に「そしてこの
目的は、・・・・・・達成される」とあるのをｒそして
この目的は、本発明によれば、非選択ワード線の電位を
基準電位にクランプするだめのクランプ回路がそれぞれ
のワード線に接続され、該クランプ回路はゲートが該ワ
ード線に接続された第１のトランジスタと、該クランプ
回路を作動させるための制御信号をケートに受ける第２
のトランジスタとを交差接続してなるフリップフロップ
から成り、選択されたワード線の電位が少なくとも該第
１のトランジスタを導通させる電位を越えた後、各クラ
ンプ回路に対して該制御信号を与えるようにしたことを
特徴とする半導体記憶装置を提供することによって達成
される。Ｊと補正する。 ７、添付書類の目録 補正特許請求の範囲 １通２、特許請求
の範囲 非選択ワード線の電位を基準電位にクランプするための
クランプ回路がそれぞれのワード線に接続され、 該クランプ回路はゲートが該ワード線に接続された第１
のトランジスタと、該クランプ回路を作動させるための
制御信号をゲートに受ける第２めトランジスタとを交差
接続してなるフリップフロップから成り、 選択されたワード線の電位が少なくとも該第１のトラン
ジスタを導通させる電位を越えた後、冬クランプ回路に
対して該制御信号を与えるようにしたことを特徴とする
半導体記憶装置。
Claims (1)
- 【特許請求の範囲】 非選択ワード鞭の電位を基準電位にクランプするための
クランプ回路がそれぞれのワード線に接続された半導体
記憶装置であって、 該クランプ回路は該ワード糾に接続された第１の端子と
、該クランプ回路を作動させるための制御信号ヶ受ける
第２の端子會有するフリップ７０ツゾから成り。 選択されたワード線の電位が少々くとも該フリップフロ
ップの状態を反転させる電位ケ越えた後、該制御信号を
与えるようにしたことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207507A JPS59116985A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
| US06/554,338 US4592020A (en) | 1982-11-29 | 1983-11-22 | Semiconductor memory device having clamp circuits |
| DE8383307209T DE3377545D1 (en) | 1982-11-29 | 1983-11-25 | Semiconductor memory device having clamp circuits |
| EP83307209A EP0115127B1 (en) | 1982-11-29 | 1983-11-25 | Semiconductor memory device having clamp circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207507A JPS59116985A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116985A true JPS59116985A (ja) | 1984-07-06 |
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