JPS59116985A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59116985A JPS59116985A JP57207507A JP20750782A JPS59116985A JP S59116985 A JPS59116985 A JP S59116985A JP 57207507 A JP57207507 A JP 57207507A JP 20750782 A JP20750782 A JP 20750782A JP S59116985 A JPS59116985 A JP S59116985A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- transistor
- potential
- voltage
- clamp circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1) 発明の技術分野
不発明は、半導体記憶装置に関し、特にワード線の先端
に接続されたクランプ回路を具備し、該クランプ回路の
動作が1ワーl−想の抵抗によって悪影響を受けること
なく的確に行なわね、る工うにした半導体記憶装置tに
関する。
に接続されたクランプ回路を具備し、該クランプ回路の
動作が1ワーl−想の抵抗によって悪影響を受けること
なく的確に行なわね、る工うにした半導体記憶装置tに
関する。
(2)技術の背景
一般に、大容量の半導体記憶装置においては。
各ワード線の先端にクランプ回路ゲ接続し、該ワード線
の他端に接続されたワードデコーダから入力される選択
重上に応゛じて該クランプ回路k drh作させること
に工り、ワード糾の選択時に該ワード紳の電位が充分に
上昇できるようにするとともにワード線の非選択時にワ
ード線電位を低酸圧にクランプし、それ(lこよジワー
ド線の選択動作が的確に行なわれるようにしている。
の他端に接続されたワードデコーダから入力される選択
重上に応゛じて該クランプ回路k drh作させること
に工り、ワード糾の選択時に該ワード紳の電位が充分に
上昇できるようにするとともにワード線の非選択時にワ
ード線電位を低酸圧にクランプし、それ(lこよジワー
ド線の選択動作が的確に行なわれるようにしている。
(3)従来技術と間魂点
第1図は、従来形のクランプ回路ケ示す。同図のクラン
プ回路は、互いに又差結合されたトランジスタQ2 、
Q3および高電圧電源Vccとトランジスタ92間に
接続されたトランジスタQ1′9によって構成される。
プ回路は、互いに又差結合されたトランジスタQ2 、
Q3および高電圧電源Vccとトランジスタ92間に
接続されたトランジスタQ1′9によって構成される。
そして、 R1はワード線の等価抵抗を示し、この抵
抗R1すなわちワード線の両端にワードデコーダWI)
とクランプ回路のトランジスタQ3のドレインが接続さ
れている。
抗R1すなわちワード線の両端にワードデコーダWI)
とクランプ回路のトランジスタQ3のドレインが接続さ
れている。
第2図を参照して第1図のクランプ回路の動作を説明す
る。時刻to以前の期間すなわちリセット期間中はリセ
ット信号φRが高レベルとなっているためトランジスタ
Qlf通しgり電位が高レベルに充電され、かうトラン
ジスタQ3がオンとなっている。そして時間10付近に
おいてリセット信号φRがイ氏レベルとなジワードデコ
ーダ鼎の出力WLQが上昇する。この場合、トランジス
タQ3がオンとなっているのでQ3のドレインWLIの
電圧はワード線の抵抗R1とトランジスタQ3の9mに
よって決定される比率で上昇する。そして、ノーrWL
1の電圧がトランジスタQ1のしきい値電f以上に達す
るとトランジスタQ2がオンとなりノードN1の電圧が
ほぼ低電圧電源Vssまで低下する。これにより、トラ
ンジスタQ3がオフとなりノードWL1の電位がさらに
上昇する。
る。時刻to以前の期間すなわちリセット期間中はリセ
ット信号φRが高レベルとなっているためトランジスタ
Qlf通しgり電位が高レベルに充電され、かうトラン
ジスタQ3がオンとなっている。そして時間10付近に
おいてリセット信号φRがイ氏レベルとなジワードデコ
ーダ鼎の出力WLQが上昇する。この場合、トランジス
タQ3がオンとなっているのでQ3のドレインWLIの
電圧はワード線の抵抗R1とトランジスタQ3の9mに
よって決定される比率で上昇する。そして、ノーrWL
1の電圧がトランジスタQ1のしきい値電f以上に達す
るとトランジスタQ2がオンとなりノードN1の電圧が
ほぼ低電圧電源Vssまで低下する。これにより、トラ
ンジスタQ3がオフとなりノードWL1の電位がさらに
上昇する。
しかしながら、上述の従来形においては、ワード線の抵
抗R1が大きいとノードWLIの電圧がトランジスタQ
2のしきい値電圧以上に上昇することができずトランジ
スタQ2’にオンとすることができないため、第2図に
示される工うに時間t1以後もノーl−″WL、1のI
し田が上昇せずワード政の選択動作が的確に行なわれな
いという不都合があった。特に、最近の大容刊の半導体
記憶装置においては1個々のワード線が極めて細く刀1
つワード紳の材旧として多結晶シリコン等が用いられる
場合が多いため、ワード縄の抵抗がかなり高くガってお
り、こQ)ような不モIS合が生ずる可能性が極めて旨
くなっていた。
抗R1が大きいとノードWLIの電圧がトランジスタQ
2のしきい値電圧以上に上昇することができずトランジ
スタQ2’にオンとすることができないため、第2図に
示される工うに時間t1以後もノーl−″WL、1のI
し田が上昇せずワード政の選択動作が的確に行なわれな
いという不都合があった。特に、最近の大容刊の半導体
記憶装置においては1個々のワード線が極めて細く刀1
つワード紳の材旧として多結晶シリコン等が用いられる
場合が多いため、ワード縄の抵抗がかなり高くガってお
り、こQ)ような不モIS合が生ずる可能性が極めて旨
くなっていた。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点に鑑み5
ワード紐先端VC接続されたクランプ回路を具備する半
導体記憶装置において、該クランプ回路をワード線の電
位が充分に上昇した後に動作させるという楕想に基づき
、クランプ回路の動作がワード線の抵抗に工って悪影’
l受けることを防止し、ワード線の選択動作が的確に行
なわれる工うにすることにより半導体記憶装置の信頼性
を向上させることにある。
ワード紐先端VC接続されたクランプ回路を具備する半
導体記憶装置において、該クランプ回路をワード線の電
位が充分に上昇した後に動作させるという楕想に基づき
、クランプ回路の動作がワード線の抵抗に工って悪影’
l受けることを防止し、ワード線の選択動作が的確に行
なわれる工うにすることにより半導体記憶装置の信頼性
を向上させることにある。
(5)発明の構成
そしてこの目的は、本発明によれば、非選択ツー1″糾
の電位を基準電位にフランジするためのクランプ回路が
それぞれのワード線に接続された半導体記憶装置であっ
て、該クランプ回路は該ワード線に接続された第1の端
子と、該クランプ回路を作動させるための制御信号を受
ける第2の端子を有するフリップフロップから成り1選
択されたワード線の電位が少なくとも該フリップフロッ
プの状FMlk−反転させる電位?越えた後、該制御信
号を与えるようにしたことを特徴とする半導体記憶装置
を提供することによって達成される。
の電位を基準電位にフランジするためのクランプ回路が
それぞれのワード線に接続された半導体記憶装置であっ
て、該クランプ回路は該ワード線に接続された第1の端
子と、該クランプ回路を作動させるための制御信号を受
ける第2の端子を有するフリップフロップから成り1選
択されたワード線の電位が少なくとも該フリップフロッ
プの状FMlk−反転させる電位?越えた後、該制御信
号を与えるようにしたことを特徴とする半導体記憶装置
を提供することによって達成される。
(6)発明の芙施例
以下図面によp本発明の詳細な説明する。第3図は1本
発明の1実施例に係わるクランプ回路の構成を示し、同
図(a)は、ワード線が選択された場合の各部の信号を
示し、同図(b)はワード線が非選択の場合の各部の信
号を示す。第3図に示されるクランプ回路は交差結合さ
れたトランジスタQ2およびQ3とトランジスタQ2の
ドレインに接続されたrプレッション型のMO8キャノ
4シタQ4とを具備する。該MO8キャノ9シタQ4は
デプレッシ目ン型MO8)ランジスタのソースおよびト
°レインを接続して一方の端子とじケ°−ト電極を他方
の端子として用いることにより容t、に構成したもので
あって、デプレッション型トランジスタを用いているた
めソースおよびドレインの電圧よりゲート電圧が低くて
もキャパシタとしての動作を行なうことができるもので
ある。、また、トランジスタQ3のドレインには抵抗r
t11有するワード線の一端が接続され該ワード線の他
端はワードデコーダWDに接続されている。
発明の1実施例に係わるクランプ回路の構成を示し、同
図(a)は、ワード線が選択された場合の各部の信号を
示し、同図(b)はワード線が非選択の場合の各部の信
号を示す。第3図に示されるクランプ回路は交差結合さ
れたトランジスタQ2およびQ3とトランジスタQ2の
ドレインに接続されたrプレッション型のMO8キャノ
4シタQ4とを具備する。該MO8キャノ9シタQ4は
デプレッシ目ン型MO8)ランジスタのソースおよびト
°レインを接続して一方の端子とじケ°−ト電極を他方
の端子として用いることにより容t、に構成したもので
あって、デプレッション型トランジスタを用いているた
めソースおよびドレインの電圧よりゲート電圧が低くて
もキャパシタとしての動作を行なうことができるもので
ある。、また、トランジスタQ3のドレインには抵抗r
t11有するワード線の一端が接続され該ワード線の他
端はワードデコーダWDに接続されている。
第4図を参照して第3図の回路の動作?説明する。まず
、ワード線が選択状態である場合は、第3図(a)にお
いて1時刻toでワードデコーダWDの出力WLQQが
立上がるが、この場合クランプ回路の各トランジスタQ
2およびQ3のドレインは当初は共に低レベルであって
各トランジスタQ2およびQ3ともカットオフしてbる
。したがって、トランジスタQ3の一レインの電位WL
OIはビット線の抵抗几1の影響をあまり受けることな
く高電圧電源Vccにまで上昇し、したがってトランジ
スタQ2がオンとなる。そして電圧WLOIが充分高い
レベルに上昇した時刻t1にMOSキャパシタQ4に介
して印加されるクランプアクティブクロックφchk高
レベルにした場合にもトランジスタQ2がオンとなって
いるので該トランジスタのドレイン電圧NOIは低レベ
ルのままとなり、したがってトランジスタQ3はカット
オフ状Ft3に維持する。一方、ワード線が非選択の状
態では、第3(St(b)において、ワードデコーダW
Dの出力電圧WLIOおよびワード線の先端の電位WL
IIは低レベルのままであるからクランプ回路のトラン
ジスタQ2およびQ3は共にカットオフしている。そし
て、時刻t1においてMOSキャパシタQ4に印加され
るクランプアクティブクロックφCAが立上がると、ト
ランジスタQ2がカットオフしているから該トランジス
タQ2のドレインしたがってトランジスタQ3のケ8−
ト電FEN11が上昇する。これによってトランジスタ
Q3がオンとなり非選択ワード°線の先端の電位WLI
IをVSSにクランプする8 第5図は、本発明の他の実施例に係わる半導体記憶装置
に用いられているクランプ回路の構成ケ示し、第5図(
a)はこのクランプ回路[接続されたワード“線が選択
状態である場合の各部の信号を示し、第5図(b)は該
ツー1−′線が非選択状態である場合の各部の信号を示
す。第5図のクランプ回路は。
、ワード線が選択状態である場合は、第3図(a)にお
いて1時刻toでワードデコーダWDの出力WLQQが
立上がるが、この場合クランプ回路の各トランジスタQ
2およびQ3のドレインは当初は共に低レベルであって
各トランジスタQ2およびQ3ともカットオフしてbる
。したがって、トランジスタQ3の一レインの電位WL
OIはビット線の抵抗几1の影響をあまり受けることな
く高電圧電源Vccにまで上昇し、したがってトランジ
スタQ2がオンとなる。そして電圧WLOIが充分高い
レベルに上昇した時刻t1にMOSキャパシタQ4に介
して印加されるクランプアクティブクロックφchk高
レベルにした場合にもトランジスタQ2がオンとなって
いるので該トランジスタのドレイン電圧NOIは低レベ
ルのままとなり、したがってトランジスタQ3はカット
オフ状Ft3に維持する。一方、ワード線が非選択の状
態では、第3(St(b)において、ワードデコーダW
Dの出力電圧WLIOおよびワード線の先端の電位WL
IIは低レベルのままであるからクランプ回路のトラン
ジスタQ2およびQ3は共にカットオフしている。そし
て、時刻t1においてMOSキャパシタQ4に印加され
るクランプアクティブクロックφCAが立上がると、ト
ランジスタQ2がカットオフしているから該トランジス
タQ2のドレインしたがってトランジスタQ3のケ8−
ト電FEN11が上昇する。これによってトランジスタ
Q3がオンとなり非選択ワード°線の先端の電位WLI
IをVSSにクランプする8 第5図は、本発明の他の実施例に係わる半導体記憶装置
に用いられているクランプ回路の構成ケ示し、第5図(
a)はこのクランプ回路[接続されたワード“線が選択
状態である場合の各部の信号を示し、第5図(b)は該
ツー1−′線が非選択状態である場合の各部の信号を示
す。第5図のクランプ回路は。
交差結合され定トランジスタQ2およびQ3とトランジ
スタQ2のトゝレインに接続されたデプレッション型ト
ランジスタQ5等によって構成される。デプレッション
型トランジスタQ5のダートとソースは共通接続され、
ドレインにはクランプアクティブクロックφCAが印加
されている。
スタQ2のトゝレインに接続されたデプレッション型ト
ランジスタQ5等によって構成される。デプレッション
型トランジスタQ5のダートとソースは共通接続され、
ドレインにはクランプアクティブクロックφCAが印加
されている。
第6図全参照して第5図の回路の動作ケ説明する。ワー
ド線が選択状態である場合は、第5図(a)において、
ワードデコーダWDの出力WLOOが時変1tO付近よ
り高レベルに上昇葡始める。この場合。
ド線が選択状態である場合は、第5図(a)において、
ワードデコーダWDの出力WLOOが時変1tO付近よ
り高レベルに上昇葡始める。この場合。
クランプアクティブクロックφCAは低レベルのままで
あるから、当初はトランジスタQ2およびQ3のドレイ
ン電圧NOIおよびWLOIは共に低レベルとなってお
りトランジスタQ2およびQ3は共にカットオフしてい
る。したがって、ワードデコーダWl)の出力電圧WL
OOが上昇するに応じてトランジスタQ3のドレイン電
EF WL 01もビット純の抵抗の影響をあまり受け
ることなく高レベルに上昇する。
あるから、当初はトランジスタQ2およびQ3のドレイ
ン電圧NOIおよびWLOIは共に低レベルとなってお
りトランジスタQ2およびQ3は共にカットオフしてい
る。したがって、ワードデコーダWl)の出力電圧WL
OOが上昇するに応じてトランジスタQ3のドレイン電
EF WL 01もビット純の抵抗の影響をあまり受け
ることなく高レベルに上昇する。
トランジスタQ3のドレイン電圧WLO1がほぼ高レベ
ルに上昇した時刻t1においてクランプアクティブクロ
ックφCA k高レベルに上昇させるとトランジスタQ
2が先にオンとなっているため、該トランジスタQ2の
ト9レイン電圧N旧は低レベルのままとなりトランジス
タQ3もカットオフ状態に維持される。
ルに上昇した時刻t1においてクランプアクティブクロ
ックφCA k高レベルに上昇させるとトランジスタQ
2が先にオンとなっているため、該トランジスタQ2の
ト9レイン電圧N旧は低レベルのままとなりトランジス
タQ3もカットオフ状態に維持される。
クランプ回路に接続されたワード線が非選択状態の場合
は、第5図(b)において、ワードデコーダ鼎の出力電
圧WLIOおよびトランジスタQ3のドレイン電圧WL
IIは共に低レベルに維持される。そして時刻t1にお
いてクランプアクティブクロックφCAが上昇すると、
トランジスタQ2がカットオフしているからトランジス
タQ3がオンとなり非選択ツー1′線の先端の電位WL
11t:低レプル屯圧■5Sにクランプするー (7)発明の効果 このように1本発明によれば、ワー)″紳りランプ回路
を選択ワーra(1)電位が充分高くなった後に動作さ
せるから、ワード線電圧の上昇期間中はクランプ回路の
トランジスタQ3がカットオフしており、ワード線の抵
抗がかなり大きい場合にもクランプ回路によってワード
線電圧の上昇が妨げられることがなく々クワード線の選
択動作が的確に行なわれる。また、非選択ワード紳にお
いてはクランプアクティブクロックの印加によりワード
線電位が的確に低レベルにクランプされるのでノイズ成
分等によって非選択ワードb!の電位が変動すること等
が防止される。
は、第5図(b)において、ワードデコーダ鼎の出力電
圧WLIOおよびトランジスタQ3のドレイン電圧WL
IIは共に低レベルに維持される。そして時刻t1にお
いてクランプアクティブクロックφCAが上昇すると、
トランジスタQ2がカットオフしているからトランジス
タQ3がオンとなり非選択ツー1′線の先端の電位WL
11t:低レプル屯圧■5Sにクランプするー (7)発明の効果 このように1本発明によれば、ワー)″紳りランプ回路
を選択ワーra(1)電位が充分高くなった後に動作さ
せるから、ワード線電圧の上昇期間中はクランプ回路の
トランジスタQ3がカットオフしており、ワード線の抵
抗がかなり大きい場合にもクランプ回路によってワード
線電圧の上昇が妨げられることがなく々クワード線の選
択動作が的確に行なわれる。また、非選択ワード紳にお
いてはクランプアクティブクロックの印加によりワード
線電位が的確に低レベルにクランプされるのでノイズ成
分等によって非選択ワードb!の電位が変動すること等
が防止される。
第1図は、従来形のワード線りランプ回路の構成を示す
ブロック回路図。 第2図は、第1図の回路の動作を説明するためのタイミ
ングチャート。 第3図は、本発明の1実施例に係わる半導体記憶装置に
用いられるワード線りランプ回路の構成を示すブロック
回路図、 第4図は、第3図の回路の動作を説明するためのタイミ
ングチャート、 第5図は5本発明の他の実施例に係わる半導体記憶装置
に用いられるワー)−′約227プ回路の構成を示すブ
ロック回路図、そして 第6図は、第5図の回路の動作ケ説明するためのタイミ
ングチャートである。 Ql 、 Q2 、 Q3・・・MOS)ランジスタ、
Q4・・・MO8キャパシタ、Q5・・・MOSデゾ
レッショントランジスタ、WD・・・ワードデコーダ、
R1・・・ワード線の抵抗。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 詔 ラ 第1図 第2図 見。 il 第3図 第4図 LII 第5図 (a)選択 (b)非選択 手続補正書 昭和59年2月1 日 特許庁長官 若 杉 和 夫 殿 1、事件の表示 昭和57年特許願第207507号 2、発明の名称 半導体記憶装置 3、補正をする者 事件との関係 特許出願人 名称 (522)富士通株式会社 4、代理人 住所 〒105東京都港区虎ノ門−丁目8番10号5、
補正の対象 、(1)明細書の1特許請求の範囲」の欄(2) 明
細書の「発明の詳細な説明」の欄6、補正の内容 (1)明細書の「特許請求の範囲」を別紙のとおり補正
する。 (2)明細書第5頁第2行から第12行に「そしてこの
目的は、・・・・・・達成される」とあるのをrそして
この目的は、本発明によれば、非選択ワード線の電位を
基準電位にクランプするだめのクランプ回路がそれぞれ
のワード線に接続され、該クランプ回路はゲートが該ワ
ード線に接続された第1のトランジスタと、該クランプ
回路を作動させるための制御信号をケートに受ける第2
のトランジスタとを交差接続してなるフリップフロップ
から成り、選択されたワード線の電位が少なくとも該第
1のトランジスタを導通させる電位を越えた後、各クラ
ンプ回路に対して該制御信号を与えるようにしたことを
特徴とする半導体記憶装置を提供することによって達成
される。Jと補正する。 7、添付書類の目録 補正特許請求の範囲 1通2、特許請求
の範囲 非選択ワード線の電位を基準電位にクランプするための
クランプ回路がそれぞれのワード線に接続され、 該クランプ回路はゲートが該ワード線に接続された第1
のトランジスタと、該クランプ回路を作動させるための
制御信号をゲートに受ける第2めトランジスタとを交差
接続してなるフリップフロップから成り、 選択されたワード線の電位が少なくとも該第1のトラン
ジスタを導通させる電位を越えた後、冬クランプ回路に
対して該制御信号を与えるようにしたことを特徴とする
半導体記憶装置。
ブロック回路図。 第2図は、第1図の回路の動作を説明するためのタイミ
ングチャート。 第3図は、本発明の1実施例に係わる半導体記憶装置に
用いられるワード線りランプ回路の構成を示すブロック
回路図、 第4図は、第3図の回路の動作を説明するためのタイミ
ングチャート、 第5図は5本発明の他の実施例に係わる半導体記憶装置
に用いられるワー)−′約227プ回路の構成を示すブ
ロック回路図、そして 第6図は、第5図の回路の動作ケ説明するためのタイミ
ングチャートである。 Ql 、 Q2 、 Q3・・・MOS)ランジスタ、
Q4・・・MO8キャパシタ、Q5・・・MOSデゾ
レッショントランジスタ、WD・・・ワードデコーダ、
R1・・・ワード線の抵抗。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 詔 ラ 第1図 第2図 見。 il 第3図 第4図 LII 第5図 (a)選択 (b)非選択 手続補正書 昭和59年2月1 日 特許庁長官 若 杉 和 夫 殿 1、事件の表示 昭和57年特許願第207507号 2、発明の名称 半導体記憶装置 3、補正をする者 事件との関係 特許出願人 名称 (522)富士通株式会社 4、代理人 住所 〒105東京都港区虎ノ門−丁目8番10号5、
補正の対象 、(1)明細書の1特許請求の範囲」の欄(2) 明
細書の「発明の詳細な説明」の欄6、補正の内容 (1)明細書の「特許請求の範囲」を別紙のとおり補正
する。 (2)明細書第5頁第2行から第12行に「そしてこの
目的は、・・・・・・達成される」とあるのをrそして
この目的は、本発明によれば、非選択ワード線の電位を
基準電位にクランプするだめのクランプ回路がそれぞれ
のワード線に接続され、該クランプ回路はゲートが該ワ
ード線に接続された第1のトランジスタと、該クランプ
回路を作動させるための制御信号をケートに受ける第2
のトランジスタとを交差接続してなるフリップフロップ
から成り、選択されたワード線の電位が少なくとも該第
1のトランジスタを導通させる電位を越えた後、各クラ
ンプ回路に対して該制御信号を与えるようにしたことを
特徴とする半導体記憶装置を提供することによって達成
される。Jと補正する。 7、添付書類の目録 補正特許請求の範囲 1通2、特許請求
の範囲 非選択ワード線の電位を基準電位にクランプするための
クランプ回路がそれぞれのワード線に接続され、 該クランプ回路はゲートが該ワード線に接続された第1
のトランジスタと、該クランプ回路を作動させるための
制御信号をゲートに受ける第2めトランジスタとを交差
接続してなるフリップフロップから成り、 選択されたワード線の電位が少なくとも該第1のトラン
ジスタを導通させる電位を越えた後、冬クランプ回路に
対して該制御信号を与えるようにしたことを特徴とする
半導体記憶装置。
Claims (1)
- 【特許請求の範囲】 非選択ワード鞭の電位を基準電位にクランプするための
クランプ回路がそれぞれのワード線に接続された半導体
記憶装置であって、 該クランプ回路は該ワード糾に接続された第1の端子と
、該クランプ回路を作動させるための制御信号ヶ受ける
第2の端子會有するフリップ70ツゾから成り。 選択されたワード線の電位が少々くとも該フリップフロ
ップの状態を反転させる電位ケ越えた後、該制御信号を
与えるようにしたことを特徴とする半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57207507A JPS59116985A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
US06/554,338 US4592020A (en) | 1982-11-29 | 1983-11-22 | Semiconductor memory device having clamp circuits |
DE8383307209T DE3377545D1 (en) | 1982-11-29 | 1983-11-25 | Semiconductor memory device having clamp circuits |
EP83307209A EP0115127B1 (en) | 1982-11-29 | 1983-11-25 | Semiconductor memory device having clamp circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57207507A JPS59116985A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59116985A true JPS59116985A (ja) | 1984-07-06 |
JPH0219559B2 JPH0219559B2 (ja) | 1990-05-02 |
Family
ID=16540861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57207507A Granted JPS59116985A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4592020A (ja) |
EP (1) | EP0115127B1 (ja) |
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