JPS59116779A - 平板状表示装置 - Google Patents
平板状表示装置Info
- Publication number
- JPS59116779A JPS59116779A JP23125582A JP23125582A JPS59116779A JP S59116779 A JPS59116779 A JP S59116779A JP 23125582 A JP23125582 A JP 23125582A JP 23125582 A JP23125582 A JP 23125582A JP S59116779 A JPS59116779 A JP S59116779A
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- JP
- Japan
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- display
- substrate
- display device
- pixel
- flat
- Prior art date
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- Pending
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技イホ■分野
2F、発明は平板状表示装置に係り、特に表示パネル部
と表示駆動回路等を一1杢的に横IJ又した平板状表示
装置を、その表示形態を損なうことなく大形化し得る構
造に関するものである。
と表示駆動回路等を一1杢的に横IJ又した平板状表示
装置を、その表示形態を損なうことなく大形化し得る構
造に関するものである。
(13) 技侑の背景
近年EL光先光媒体るいは液晶等を用いたドツトマトリ
ックス形式の平板状表示パネルに表示駆動回路を一陣的
に集積した構成の平板状表示装置が種々提案され実用化
されつつある。このような表示装置、例えばELL示装
置は一般にシリコン等からなる半導体基板上に、マトリ
ックヌ状に集積化した画素対応のMOS )ランシヌタ
からなる駆動回路とデータアドレス回路及びシフトレジ
ヌタ回路等が配設をれ、そのと面に該駆動回路に接続さ
れたドツト表示電極、EL表7F、媒体14及び透明イ
物が付設されたガラス基板号が一体的に積層1れ、t+
iJ記各ドツト表示電極と透明電極との7I向領域1t
こてそれぞれ発光表示セlしが画定されている。
ックス形式の平板状表示パネルに表示駆動回路を一陣的
に集積した構成の平板状表示装置が種々提案され実用化
されつつある。このような表示装置、例えばELL示装
置は一般にシリコン等からなる半導体基板上に、マトリ
ックヌ状に集積化した画素対応のMOS )ランシヌタ
からなる駆動回路とデータアドレス回路及びシフトレジ
ヌタ回路等が配設をれ、そのと面に該駆動回路に接続さ
れたドツト表示電極、EL表7F、媒体14及び透明イ
物が付設されたガラス基板号が一体的に積層1れ、t+
iJ記各ドツト表示電極と透明電極との7I向領域1t
こてそれぞれ発光表示セlしが画定されている。
ところでこのように構成されたELL示装置の大形化が
要望されているが、当該表示装置の主材である例えばシ
リコン半4体基板の大きさに限度があり、該基板の大き
さによって必然的に表示1@面のスケールが制限され、
大形画面表示の実現を困難にしている。
要望されているが、当該表示装置の主材である例えばシ
リコン半4体基板の大きさに限度があり、該基板の大き
さによって必然的に表示1@面のスケールが制限され、
大形画面表示の実現を困難にしている。
((3) 従来技イホiと問題点
そこでと記の=Uき大形画面化の難曵を解消するため、
例えば1文字車位、または数文字単位の表示I#紫数と
、これらに対応する駆動回路及びアドレス回路等を一体
に形成した表示半導体チップを多数個準備し、かかる表
示半導体チップを所要数平板状にMiせて大形表示画面
を構成する方法が提案されている。しかしながら、この
ような構成方法にあっては、各表示中4にチップとの表
示領域の周辺部に表示に寄与しないアドレス回路、シフ
トレジスタ回路及び外部接続部等が配設されているため
、隣接表示半導体チップの表示領域相互間に表示形態が
不揃いとなる非表示領域ができ、表示品質のよいグラフ
ィック表示を行うことができないといった欠点があった
。
例えば1文字車位、または数文字単位の表示I#紫数と
、これらに対応する駆動回路及びアドレス回路等を一体
に形成した表示半導体チップを多数個準備し、かかる表
示半導体チップを所要数平板状にMiせて大形表示画面
を構成する方法が提案されている。しかしながら、この
ような構成方法にあっては、各表示中4にチップとの表
示領域の周辺部に表示に寄与しないアドレス回路、シフ
トレジスタ回路及び外部接続部等が配設されているため
、隣接表示半導体チップの表示領域相互間に表示形態が
不揃いとなる非表示領域ができ、表示品質のよいグラフ
ィック表示を行うことができないといった欠点があった
。
轄)発明の目的
本発明は丘記従来の実情に鑑みなされたもので。
表示媒体層を有する大型表示パネル部と、該表示パネル
部に対する駆動、データアドレス回路素子およびシフト
レジスタ回路素子等を個別に構成し、これらを組計せる
ことによって表示画面に非表示領域がなく、かつ大形化
を可能にした構造の平板状表示装置を提供することを目
的とするものである。
部に対する駆動、データアドレス回路素子およびシフト
レジスタ回路素子等を個別に構成し、これらを組計せる
ことによって表示画面に非表示領域がなく、かつ大形化
を可能にした構造の平板状表示装置を提供することを目
的とするものである。
(e) 発1」月の構す文
そしてと記目的は本発明によれば、透光性絶縁基板表面
に形成した前面電極上に表示媒体層を介して所定の配列
パターンで多数の画素電極を設け、各画素電極と前面電
極との対向領域に表示セルを画定してなる表示用バネ/
L/構成用基板と、niJ記各表ボセルに対する選択駆
動回路をそなえ、かつ北記バネ)V構成基板のN素電極
の所定単位数に対応した接続部を有してなる駆動用半導
体チップとからなり、当該駆動相半4体チップのJ:記
各接続部をll1I記バネlし構成基板の画素電極にそ
れぞれ一体的に接続配置してなることを特徴とする平板
状表示装置を提供することによって達成される。
に形成した前面電極上に表示媒体層を介して所定の配列
パターンで多数の画素電極を設け、各画素電極と前面電
極との対向領域に表示セルを画定してなる表示用バネ/
L/構成用基板と、niJ記各表ボセルに対する選択駆
動回路をそなえ、かつ北記バネ)V構成基板のN素電極
の所定単位数に対応した接続部を有してなる駆動用半導
体チップとからなり、当該駆動相半4体チップのJ:記
各接続部をll1I記バネlし構成基板の画素電極にそ
れぞれ一体的に接続配置してなることを特徴とする平板
状表示装置を提供することによって達成される。
田)発明の実施例
以゛F図面を用いて41:発明の好ましい実施例につい
て詳細に説明する。
て詳細に説明する。
第1図および第2図は本発明に係る平板状表示装置の一
実施例を概念的に示す斜視図およびそのIt−1切断線
に沿った断面図である。これら両図において11、大形
サイズのガラス基板2の表面(図においては’F gl
ll 0面)全域にIn2O3,SnO等によって形成
された透明導電膜からなる口i1面電極8が形成され、
その前面直maJ:に・ Y2O3等からなる第1の誘
電体14を介して例えばZnS : Mnの如きEL材
料からなる発光層5が設けられ、さらに該発光層5J:
にY2O3等からなる第2の鋳電体層6を介してマトリ
ックス状に複数の画素電極7(例えばA1等からなる電
極)が設けられている。そして、それら各画素電極7と
前面電極8との対向開領域に発光セルを画定するように
構成された表示用パネル構成基板である。
実施例を概念的に示す斜視図およびそのIt−1切断線
に沿った断面図である。これら両図において11、大形
サイズのガラス基板2の表面(図においては’F gl
ll 0面)全域にIn2O3,SnO等によって形成
された透明導電膜からなる口i1面電極8が形成され、
その前面直maJ:に・ Y2O3等からなる第1の誘
電体14を介して例えばZnS : Mnの如きEL材
料からなる発光層5が設けられ、さらに該発光層5J:
にY2O3等からなる第2の鋳電体層6を介してマトリ
ックス状に複数の画素電極7(例えばA1等からなる電
極)が設けられている。そして、それら各画素電極7と
前面電極8との対向開領域に発光セルを画定するように
構成された表示用パネル構成基板である。
−万8はSi半導体基板9J:、に、前記表示用lくネ
ル構成基板1に設けられた1文字型位の画素電極7(数
文字単位の画素屯誠でもよい)に対応するIvl OS
トランジスタ等とアドレス回路を一体的に集積し、か
つ前記画素電極7数に対応する接続パッド[0および該
接続パッド10に例えばpH)−8n糸低融ぐ、半田か
らなるバンプ゛11を付設してなる複数の駆動用半導体
チップである。
ル構成基板1に設けられた1文字型位の画素電極7(数
文字単位の画素屯誠でもよい)に対応するIvl OS
トランジスタ等とアドレス回路を一体的に集積し、か
つ前記画素電極7数に対応する接続パッド[0および該
接続パッド10に例えばpH)−8n糸低融ぐ、半田か
らなるバンプ゛11を付設してなる複数の駆動用半導体
チップである。
しかしてこのようにWfiMされた大形の表示用バネ/
L/構成基板lの各画素電極7に、1lIiI記複数の
駆動用半導体チップ8?それぞれ前記バンプ11を介シ
てフェースダウンボンディング法により一体的に接続配
置した構成とする。さらに心安に応じて前記複数の駆動
用半4体チップ8が配置されたバネIし構成基板1の周
辺部に図示のようにシフトレジメタ回路素子12を配置
する。なお前記複数の駆動相半#昨チップ8相互間の1
5号配線の接続、あるいは各駆動用半導体チップ8とシ
フトレジメタ回路素子L2との相互間の信号配線の接続
も第8図μ)、+1)lの部分断面図に示すように、前
記/<ネIV構成基板1側に発光阻止用絶縁膜81を介
して接続導電層32を設け、バンプ11によって接続す
るか、あるいは接続4電層82が配設された領域との前
面電極3を部分的に除去して、発光が生じyzいs成と
し、バンブ11によって接続する構成をとればよい。
L/構成基板lの各画素電極7に、1lIiI記複数の
駆動用半導体チップ8?それぞれ前記バンプ11を介シ
てフェースダウンボンディング法により一体的に接続配
置した構成とする。さらに心安に応じて前記複数の駆動
用半4体チップ8が配置されたバネIし構成基板1の周
辺部に図示のようにシフトレジメタ回路素子12を配置
する。なお前記複数の駆動相半#昨チップ8相互間の1
5号配線の接続、あるいは各駆動用半導体チップ8とシ
フトレジメタ回路素子L2との相互間の信号配線の接続
も第8図μ)、+1)lの部分断面図に示すように、前
記/<ネIV構成基板1側に発光阻止用絶縁膜81を介
して接続導電層32を設け、バンプ11によって接続す
るか、あるいは接続4電層82が配設された領域との前
面電極3を部分的に除去して、発光が生じyzいs成と
し、バンブ11によって接続する構成をとればよい。
と記のように大形の表示用バネ/L/構成基板1の画素
電極7配設側に前記複数の駆動用半導体チップ8及び心
安に応じてシフトレジスタ回路素子等をフェースダウン
ポンディング法によって一陣的に構成することにより非
表示領域のない大形表示円面のグラフィック表示用平板
状表示装置を容易に得ることが可能となる。
電極7配設側に前記複数の駆動用半導体チップ8及び心
安に応じてシフトレジスタ回路素子等をフェースダウン
ポンディング法によって一陣的に構成することにより非
表示領域のない大形表示円面のグラフィック表示用平板
状表示装置を容易に得ることが可能となる。
さらに第4図は本発明にもとすく池の実施例を示すもの
で、第2図と同号部分には同一符号を付した。第4図の
実施例が第2図のそれと異なるぐ、は、大形の表示用パ
ネル構成基板1を、例えば多層配線セラミック基板4L
hに構成したことである。即ち、第1図及び′@2図の
実施例においては、表示用パネル構成基板1の各画累蜜
、極7の配設位置に直接的に41応するように前記各駆
動用半導体チップ8の接続パッド10を設ける心安があ
ったが、本実施例では、各駆動用半導体チップ8の接続
パッド10をチップ構成、l:都島のよい任意の位置に
配設し、@ iiaパネル構成基板り側の各l!!!I
累屯極7と対応する各駆動用半導体チップ8の接続パッ
ド10とのバンプ接続を図だの如く多層配線セラミック
基板41の多層配線42によって融通容易化したもので
、この実施例構成によっても前記第1図及び第2図によ
る実施例と同様の目的を達成することができる。
で、第2図と同号部分には同一符号を付した。第4図の
実施例が第2図のそれと異なるぐ、は、大形の表示用パ
ネル構成基板1を、例えば多層配線セラミック基板4L
hに構成したことである。即ち、第1図及び′@2図の
実施例においては、表示用パネル構成基板1の各画累蜜
、極7の配設位置に直接的に41応するように前記各駆
動用半導体チップ8の接続パッド10を設ける心安があ
ったが、本実施例では、各駆動用半導体チップ8の接続
パッド10をチップ構成、l:都島のよい任意の位置に
配設し、@ iiaパネル構成基板り側の各l!!!I
累屯極7と対応する各駆動用半導体チップ8の接続パッ
ド10とのバンプ接続を図だの如く多層配線セラミック
基板41の多層配線42によって融通容易化したもので
、この実施例構成によっても前記第1図及び第2図によ
る実施例と同様の目的を達成することができる。
(2)発明の効果
以北の説明から明らかなように、本発明に係る平板状表
示装置によれば非表示領域のない表示品質のよい大形表
示四面のグラフィック表示用平板状表示装置を容易に得
ることがil能となる。よって4辺寮施例で説明したE
L表示装置に限らず液晶。
示装置によれば非表示領域のない表示品質のよい大形表
示四面のグラフィック表示用平板状表示装置を容易に得
ることがil能となる。よって4辺寮施例で説明したE
L表示装置に限らず液晶。
エレクトロクロミンク等を用いた表示装置に適用IIJ
能なことはいうまでもなく、実用北極めて有利である。
能なことはいうまでもなく、実用北極めて有利である。
第1図及び第2図は本発明に係る平板状表示装置jff
iの一実施例を概念的に示す斜視図およびそのn−1′
切断線に沿った断面図、第3図(ag、 (b)は本発
明に係る平板状表示装置における駆動用半導体チップ相
互間の信号配線の接続構成の一実施■]を示す部分断面
図、第4図は本発明に係る平板状表示装置の池の実施例
を示す要部断面図である。 図面において[は大形サイス゛の表示H]/クネル構成
基板、2はガラス基板、3は前面電極、4は第1の誘電
体層、5は発光層、6は第2の誘電体層、7は複数の画
素電極、8は駆動用半導体チ・ツブ、9はSi、半導体
基板、10は接続/(゛ンド、11は/< ン7”、1
2はシフトレジスタ回路素子、31は発光阻止絶縁膜、
82は接続導電−141は多層配線セラミック基板、4
2は多層自己線を示す。 第1図 第2図 第3図(α) 第3図(b) 第4図
iの一実施例を概念的に示す斜視図およびそのn−1′
切断線に沿った断面図、第3図(ag、 (b)は本発
明に係る平板状表示装置における駆動用半導体チップ相
互間の信号配線の接続構成の一実施■]を示す部分断面
図、第4図は本発明に係る平板状表示装置の池の実施例
を示す要部断面図である。 図面において[は大形サイス゛の表示H]/クネル構成
基板、2はガラス基板、3は前面電極、4は第1の誘電
体層、5は発光層、6は第2の誘電体層、7は複数の画
素電極、8は駆動用半導体チ・ツブ、9はSi、半導体
基板、10は接続/(゛ンド、11は/< ン7”、1
2はシフトレジスタ回路素子、31は発光阻止絶縁膜、
82は接続導電−141は多層配線セラミック基板、4
2は多層自己線を示す。 第1図 第2図 第3図(α) 第3図(b) 第4図
Claims (2)
- (1) 透光性絶縁基板表面に形成した前面電極とに
表示媒体層を介して所定の配列パターンで多数の画素電
極を設け、各画素成極と前面電極との対向領域に表示セ
lしを画定してなる表示用バネ)v構成基板と、fJt
J記各表示セlしに対する選択駆動回路をそなえ、かつ
と記パネル構成基板の画素電極に対応した接続部を有し
てなる駆動d」半導体チップとからなり、当該駆動相半
4体チップのと記各接続部を前記パネル構成基板の画素
成極に一体的に従続配置してなることを特徴とする平板
状表示装置。 - (2) h記駆動用半嚇体チップが共通の表示用バネ
/I/構成基板に対して複数個に分割構成されてなるこ
とを特徴とする特I¥f請求の範囲第1項に記載した平
板状表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23125582A JPS59116779A (ja) | 1982-12-24 | 1982-12-24 | 平板状表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23125582A JPS59116779A (ja) | 1982-12-24 | 1982-12-24 | 平板状表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59116779A true JPS59116779A (ja) | 1984-07-05 |
Family
ID=16920744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23125582A Pending JPS59116779A (ja) | 1982-12-24 | 1982-12-24 | 平板状表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59116779A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003023745A1 (fr) * | 2001-09-07 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd. | Appareil d'affichage et son procede de fabrication |
WO2003081564A1 (fr) * | 2002-03-22 | 2003-10-02 | Dai Nippon Printing Co., Ltd. | Afficheur d'image |
US6633134B1 (en) | 1999-09-27 | 2003-10-14 | Nec Corporation | Active-matrix-driven organic EL display device |
WO2003105113A1 (ja) * | 2002-06-10 | 2003-12-18 | セイコーエプソン株式会社 | 電気光学装置の製造方法、その製造方法で製造される電気光学装置および電子機器 |
-
1982
- 1982-12-24 JP JP23125582A patent/JPS59116779A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6633134B1 (en) | 1999-09-27 | 2003-10-14 | Nec Corporation | Active-matrix-driven organic EL display device |
WO2003023745A1 (fr) * | 2001-09-07 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd. | Appareil d'affichage et son procede de fabrication |
WO2003081564A1 (fr) * | 2002-03-22 | 2003-10-02 | Dai Nippon Printing Co., Ltd. | Afficheur d'image |
US7106282B2 (en) | 2002-03-22 | 2006-09-12 | Dai Nippon Printing Co., Ltd. | Image display |
WO2003105113A1 (ja) * | 2002-06-10 | 2003-12-18 | セイコーエプソン株式会社 | 電気光学装置の製造方法、その製造方法で製造される電気光学装置および電子機器 |
JPWO2003105113A1 (ja) * | 2002-06-10 | 2005-10-13 | セイコーエプソン株式会社 | 電気光学装置の製造方法、その製造方法で製造される電気光学装置および電子機器 |
US7242441B2 (en) | 2002-06-10 | 2007-07-10 | Seiko Epson Corporation | Method for manufacturing electro-optical device, and electro-optical device and electronic device manufactured with this manufacturing method |
CN100378564C (zh) * | 2002-06-10 | 2008-04-02 | 精工爱普生株式会社 | 电光学装置的制造方法、用其制造的电光学装置和电子仪器 |
JP4491785B2 (ja) * | 2002-06-10 | 2010-06-30 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
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