JPS59116779A - 平板状表示装置 - Google Patents
平板状表示装置Info
- Publication number
- JPS59116779A JPS59116779A JP23125582A JP23125582A JPS59116779A JP S59116779 A JPS59116779 A JP S59116779A JP 23125582 A JP23125582 A JP 23125582A JP 23125582 A JP23125582 A JP 23125582A JP S59116779 A JPS59116779 A JP S59116779A
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- Japan
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- display device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技イホ■分野
２Ｆ、発明は平板状表示装置に係り、特に表示パネル部
と表示駆動回路等を一１杢的に横ＩＪ又した平板状表示
装置を、その表示形態を損なうことなく大形化し得る構
造に関するものである。
と表示駆動回路等を一１杢的に横ＩＪ又した平板状表示
装置を、その表示形態を損なうことなく大形化し得る構
造に関するものである。
（１３） 技侑の背景
近年ＥＬ光先光媒体るいは液晶等を用いたドツトマトリ
ックス形式の平板状表示パネルに表示駆動回路を一陣的
に集積した構成の平板状表示装置が種々提案され実用化
されつつある。このような表示装置、例えばＥＬＬ示装
置は一般にシリコン等からなる半導体基板上に、マトリ
ックヌ状に集積化した画素対応のＭＯＳ ）ランシヌタ
からなる駆動回路とデータアドレス回路及びシフトレジ
ヌタ回路等が配設をれ、そのと面に該駆動回路に接続さ
れたドツト表示電極、ＥＬ表７Ｆ、媒体１４及び透明イ
物が付設されたガラス基板号が一体的に積層１れ、ｔ＋
ｉＪ記各ドツト表示電極と透明電極との７Ｉ向領域１ｔ
こてそれぞれ発光表示セｌしが画定されている。
ックス形式の平板状表示パネルに表示駆動回路を一陣的
に集積した構成の平板状表示装置が種々提案され実用化
されつつある。このような表示装置、例えばＥＬＬ示装
置は一般にシリコン等からなる半導体基板上に、マトリ
ックヌ状に集積化した画素対応のＭＯＳ ）ランシヌタ
からなる駆動回路とデータアドレス回路及びシフトレジ
ヌタ回路等が配設をれ、そのと面に該駆動回路に接続さ
れたドツト表示電極、ＥＬ表７Ｆ、媒体１４及び透明イ
物が付設されたガラス基板号が一体的に積層１れ、ｔ＋
ｉＪ記各ドツト表示電極と透明電極との７Ｉ向領域１ｔ
こてそれぞれ発光表示セｌしが画定されている。
ところでこのように構成されたＥＬＬ示装置の大形化が
要望されているが、当該表示装置の主材である例えばシ
リコン半４体基板の大きさに限度があり、該基板の大き
さによって必然的に表示１＠面のスケールが制限され、
大形画面表示の実現を困難にしている。
要望されているが、当該表示装置の主材である例えばシ
リコン半４体基板の大きさに限度があり、該基板の大き
さによって必然的に表示１＠面のスケールが制限され、
大形画面表示の実現を困難にしている。
（（３） 従来技イホｉと問題点
そこでと記の＝Ｕき大形画面化の難曵を解消するため、
例えば１文字車位、または数文字単位の表示Ｉ＃紫数と
、これらに対応する駆動回路及びアドレス回路等を一体
に形成した表示半導体チップを多数個準備し、かかる表
示半導体チップを所要数平板状にＭｉせて大形表示画面
を構成する方法が提案されている。しかしながら、この
ような構成方法にあっては、各表示中４にチップとの表
示領域の周辺部に表示に寄与しないアドレス回路、シフ
トレジスタ回路及び外部接続部等が配設されているため
、隣接表示半導体チップの表示領域相互間に表示形態が
不揃いとなる非表示領域ができ、表示品質のよいグラフ
ィック表示を行うことができないといった欠点があった
。
例えば１文字車位、または数文字単位の表示Ｉ＃紫数と
、これらに対応する駆動回路及びアドレス回路等を一体
に形成した表示半導体チップを多数個準備し、かかる表
示半導体チップを所要数平板状にＭｉせて大形表示画面
を構成する方法が提案されている。しかしながら、この
ような構成方法にあっては、各表示中４にチップとの表
示領域の周辺部に表示に寄与しないアドレス回路、シフ
トレジスタ回路及び外部接続部等が配設されているため
、隣接表示半導体チップの表示領域相互間に表示形態が
不揃いとなる非表示領域ができ、表示品質のよいグラフ
ィック表示を行うことができないといった欠点があった
。
轄）発明の目的
本発明は丘記従来の実情に鑑みなされたもので。
表示媒体層を有する大型表示パネル部と、該表示パネル
部に対する駆動、データアドレス回路素子およびシフト
レジスタ回路素子等を個別に構成し、これらを組計せる
ことによって表示画面に非表示領域がなく、かつ大形化
を可能にした構造の平板状表示装置を提供することを目
的とするものである。
部に対する駆動、データアドレス回路素子およびシフト
レジスタ回路素子等を個別に構成し、これらを組計せる
ことによって表示画面に非表示領域がなく、かつ大形化
を可能にした構造の平板状表示装置を提供することを目
的とするものである。
（ｅ） 発１」月の構す文
そしてと記目的は本発明によれば、透光性絶縁基板表面
に形成した前面電極上に表示媒体層を介して所定の配列
パターンで多数の画素電極を設け、各画素電極と前面電
極との対向領域に表示セルを画定してなる表示用バネ／
Ｌ／構成用基板と、ｎｉＪ記各表ボセルに対する選択駆
動回路をそなえ、かつ北記バネ）Ｖ構成基板のＮ素電極
の所定単位数に対応した接続部を有してなる駆動用半導
体チップとからなり、当該駆動相半４体チップのＪ：記
各接続部をｌｌ１Ｉ記バネｌし構成基板の画素電極にそ
れぞれ一体的に接続配置してなることを特徴とする平板
状表示装置を提供することによって達成される。
に形成した前面電極上に表示媒体層を介して所定の配列
パターンで多数の画素電極を設け、各画素電極と前面電
極との対向領域に表示セルを画定してなる表示用バネ／
Ｌ／構成用基板と、ｎｉＪ記各表ボセルに対する選択駆
動回路をそなえ、かつ北記バネ）Ｖ構成基板のＮ素電極
の所定単位数に対応した接続部を有してなる駆動用半導
体チップとからなり、当該駆動相半４体チップのＪ：記
各接続部をｌｌ１Ｉ記バネｌし構成基板の画素電極にそ
れぞれ一体的に接続配置してなることを特徴とする平板
状表示装置を提供することによって達成される。
田）発明の実施例
以゛Ｆ図面を用いて４１：発明の好ましい実施例につい
て詳細に説明する。
て詳細に説明する。
第１図および第２図は本発明に係る平板状表示装置の一
実施例を概念的に示す斜視図およびそのＩｔ−１切断線
に沿った断面図である。これら両図において１１、大形
サイズのガラス基板２の表面（図においては’Ｆ ｇｌ
ｌｌ ０面）全域にＩｎ２Ｏ３，ＳｎＯ等によって形成
された透明導電膜からなる口ｉ１面電極８が形成され、
その前面直ｍａＪ：に・ Ｙ２Ｏ３等からなる第１の誘
電体１４を介して例えばＺｎＳ ： Ｍｎの如きＥＬ材
料からなる発光層５が設けられ、さらに該発光層５Ｊ：
にＹ２Ｏ３等からなる第２の鋳電体層６を介してマトリ
ックス状に複数の画素電極７（例えばＡ１等からなる電
極）が設けられている。そして、それら各画素電極７と
前面電極８との対向開領域に発光セルを画定するように
構成された表示用パネル構成基板である。
実施例を概念的に示す斜視図およびそのＩｔ−１切断線
に沿った断面図である。これら両図において１１、大形
サイズのガラス基板２の表面（図においては’Ｆ ｇｌ
ｌｌ ０面）全域にＩｎ２Ｏ３，ＳｎＯ等によって形成
された透明導電膜からなる口ｉ１面電極８が形成され、
その前面直ｍａＪ：に・ Ｙ２Ｏ３等からなる第１の誘
電体１４を介して例えばＺｎＳ ： Ｍｎの如きＥＬ材
料からなる発光層５が設けられ、さらに該発光層５Ｊ：
にＹ２Ｏ３等からなる第２の鋳電体層６を介してマトリ
ックス状に複数の画素電極７（例えばＡ１等からなる電
極）が設けられている。そして、それら各画素電極７と
前面電極８との対向開領域に発光セルを画定するように
構成された表示用パネル構成基板である。
−万８はＳｉ半導体基板９Ｊ：、に、前記表示用ｌくネ
ル構成基板１に設けられた１文字型位の画素電極７（数
文字単位の画素屯誠でもよい）に対応するＩｖｌ ＯＳ
トランジスタ等とアドレス回路を一体的に集積し、か
つ前記画素電極７数に対応する接続パッド［０および該
接続パッド１０に例えばｐＨ）−８ｎ糸低融ぐ、半田か
らなるバンプ゛１１を付設してなる複数の駆動用半導体
チップである。
ル構成基板１に設けられた１文字型位の画素電極７（数
文字単位の画素屯誠でもよい）に対応するＩｖｌ ＯＳ
トランジスタ等とアドレス回路を一体的に集積し、か
つ前記画素電極７数に対応する接続パッド［０および該
接続パッド１０に例えばｐＨ）−８ｎ糸低融ぐ、半田か
らなるバンプ゛１１を付設してなる複数の駆動用半導体
チップである。
しかしてこのようにＷｆｉＭされた大形の表示用バネ／
Ｌ／構成基板ｌの各画素電極７に、１ｌＩｉＩ記複数の
駆動用半導体チップ８？それぞれ前記バンプ１１を介シ
てフェースダウンボンディング法により一体的に接続配
置した構成とする。さらに心安に応じて前記複数の駆動
用半４体チップ８が配置されたバネＩし構成基板１の周
辺部に図示のようにシフトレジメタ回路素子１２を配置
する。なお前記複数の駆動相半＃昨チップ８相互間の１
５号配線の接続、あるいは各駆動用半導体チップ８とシ
フトレジメタ回路素子Ｌ２との相互間の信号配線の接続
も第８図μ）、＋１）ｌの部分断面図に示すように、前
記／＜ネＩＶ構成基板１側に発光阻止用絶縁膜８１を介
して接続導電層３２を設け、バンプ１１によって接続す
るか、あるいは接続４電層８２が配設された領域との前
面電極３を部分的に除去して、発光が生じｙｚいｓ成と
し、バンブ１１によって接続する構成をとればよい。
Ｌ／構成基板ｌの各画素電極７に、１ｌＩｉＩ記複数の
駆動用半導体チップ８？それぞれ前記バンプ１１を介シ
てフェースダウンボンディング法により一体的に接続配
置した構成とする。さらに心安に応じて前記複数の駆動
用半４体チップ８が配置されたバネＩし構成基板１の周
辺部に図示のようにシフトレジメタ回路素子１２を配置
する。なお前記複数の駆動相半＃昨チップ８相互間の１
５号配線の接続、あるいは各駆動用半導体チップ８とシ
フトレジメタ回路素子Ｌ２との相互間の信号配線の接続
も第８図μ）、＋１）ｌの部分断面図に示すように、前
記／＜ネＩＶ構成基板１側に発光阻止用絶縁膜８１を介
して接続導電層３２を設け、バンプ１１によって接続す
るか、あるいは接続４電層８２が配設された領域との前
面電極３を部分的に除去して、発光が生じｙｚいｓ成と
し、バンブ１１によって接続する構成をとればよい。
と記のように大形の表示用バネ／Ｌ／構成基板１の画素
電極７配設側に前記複数の駆動用半導体チップ８及び心
安に応じてシフトレジスタ回路素子等をフェースダウン
ポンディング法によって一陣的に構成することにより非
表示領域のない大形表示円面のグラフィック表示用平板
状表示装置を容易に得ることが可能となる。
電極７配設側に前記複数の駆動用半導体チップ８及び心
安に応じてシフトレジスタ回路素子等をフェースダウン
ポンディング法によって一陣的に構成することにより非
表示領域のない大形表示円面のグラフィック表示用平板
状表示装置を容易に得ることが可能となる。
さらに第４図は本発明にもとすく池の実施例を示すもの
で、第２図と同号部分には同一符号を付した。第４図の
実施例が第２図のそれと異なるぐ、は、大形の表示用パ
ネル構成基板１を、例えば多層配線セラミック基板４Ｌ
ｈに構成したことである。即ち、第１図及び′＠２図の
実施例においては、表示用パネル構成基板１の各画累蜜
、極７の配設位置に直接的に４１応するように前記各駆
動用半導体チップ８の接続パッド１０を設ける心安があ
ったが、本実施例では、各駆動用半導体チップ８の接続
パッド１０をチップ構成、ｌ：都島のよい任意の位置に
配設し、＠ ｉｉａパネル構成基板り側の各ｌ！！！Ｉ
累屯極７と対応する各駆動用半導体チップ８の接続パッ
ド１０とのバンプ接続を図だの如く多層配線セラミック
基板４１の多層配線４２によって融通容易化したもので
、この実施例構成によっても前記第１図及び第２図によ
る実施例と同様の目的を達成することができる。
で、第２図と同号部分には同一符号を付した。第４図の
実施例が第２図のそれと異なるぐ、は、大形の表示用パ
ネル構成基板１を、例えば多層配線セラミック基板４Ｌ
ｈに構成したことである。即ち、第１図及び′＠２図の
実施例においては、表示用パネル構成基板１の各画累蜜
、極７の配設位置に直接的に４１応するように前記各駆
動用半導体チップ８の接続パッド１０を設ける心安があ
ったが、本実施例では、各駆動用半導体チップ８の接続
パッド１０をチップ構成、ｌ：都島のよい任意の位置に
配設し、＠ ｉｉａパネル構成基板り側の各ｌ！！！Ｉ
累屯極７と対応する各駆動用半導体チップ８の接続パッ
ド１０とのバンプ接続を図だの如く多層配線セラミック
基板４１の多層配線４２によって融通容易化したもので
、この実施例構成によっても前記第１図及び第２図によ
る実施例と同様の目的を達成することができる。
（２）発明の効果
以北の説明から明らかなように、本発明に係る平板状表
示装置によれば非表示領域のない表示品質のよい大形表
示四面のグラフィック表示用平板状表示装置を容易に得
ることがｉｌ能となる。よって４辺寮施例で説明したＥ
Ｌ表示装置に限らず液晶。
示装置によれば非表示領域のない表示品質のよい大形表
示四面のグラフィック表示用平板状表示装置を容易に得
ることがｉｌ能となる。よって４辺寮施例で説明したＥ
Ｌ表示装置に限らず液晶。
エレクトロクロミンク等を用いた表示装置に適用ＩＩＪ
能なことはいうまでもなく、実用北極めて有利である。
能なことはいうまでもなく、実用北極めて有利である。
第１図及び第２図は本発明に係る平板状表示装置ｊｆｆ
ｉの一実施例を概念的に示す斜視図およびそのｎ−１′
切断線に沿った断面図、第３図（ａｇ、 （ｂ）は本発
明に係る平板状表示装置における駆動用半導体チップ相
互間の信号配線の接続構成の一実施■］を示す部分断面
図、第４図は本発明に係る平板状表示装置の池の実施例
を示す要部断面図である。 図面において［は大形サイス゛の表示Ｈ］／クネル構成
基板、２はガラス基板、３は前面電極、４は第１の誘電
体層、５は発光層、６は第２の誘電体層、７は複数の画
素電極、８は駆動用半導体チ・ツブ、９はＳｉ、半導体
基板、１０は接続／（゛ンド、１１は／＜ ン７”、１
２はシフトレジスタ回路素子、３１は発光阻止絶縁膜、
８２は接続導電−１４１は多層配線セラミック基板、４
２は多層自己線を示す。 第１図 第２図 第３図（α） 第３図（ｂ） 第４図
ｉの一実施例を概念的に示す斜視図およびそのｎ−１′
切断線に沿った断面図、第３図（ａｇ、 （ｂ）は本発
明に係る平板状表示装置における駆動用半導体チップ相
互間の信号配線の接続構成の一実施■］を示す部分断面
図、第４図は本発明に係る平板状表示装置の池の実施例
を示す要部断面図である。 図面において［は大形サイス゛の表示Ｈ］／クネル構成
基板、２はガラス基板、３は前面電極、４は第１の誘電
体層、５は発光層、６は第２の誘電体層、７は複数の画
素電極、８は駆動用半導体チ・ツブ、９はＳｉ、半導体
基板、１０は接続／（゛ンド、１１は／＜ ン７”、１
２はシフトレジスタ回路素子、３１は発光阻止絶縁膜、
８２は接続導電−１４１は多層配線セラミック基板、４
２は多層自己線を示す。 第１図 第２図 第３図（α） 第３図（ｂ） 第４図
Claims (2)
- （１） 透光性絶縁基板表面に形成した前面電極とに
表示媒体層を介して所定の配列パターンで多数の画素電
極を設け、各画素成極と前面電極との対向領域に表示セ
ｌしを画定してなる表示用バネ）ｖ構成基板と、ｆＪｔ
Ｊ記各表示セｌしに対する選択駆動回路をそなえ、かつ
と記パネル構成基板の画素電極に対応した接続部を有し
てなる駆動ｄ」半導体チップとからなり、当該駆動相半
４体チップのと記各接続部を前記パネル構成基板の画素
成極に一体的に従続配置してなることを特徴とする平板
状表示装置。 - （２） ｈ記駆動用半嚇体チップが共通の表示用バネ
／Ｉ／構成基板に対して複数個に分割構成されてなるこ
とを特徴とする特Ｉ￥ｆ請求の範囲第１項に記載した平
板状表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23125582A JPS59116779A (ja) | 1982-12-24 | 1982-12-24 | 平板状表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23125582A JPS59116779A (ja) | 1982-12-24 | 1982-12-24 | 平板状表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59116779A true JPS59116779A (ja) | 1984-07-05 |
Family
ID=16920744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23125582A Pending JPS59116779A (ja) | 1982-12-24 | 1982-12-24 | 平板状表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116779A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003023745A1 (fr) * | 2001-09-07 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd. | Appareil d'affichage et son procede de fabrication |
| WO2003081564A1 (fr) * | 2002-03-22 | 2003-10-02 | Dai Nippon Printing Co., Ltd. | Afficheur d'image |
| US6633134B1 (en) | 1999-09-27 | 2003-10-14 | Nec Corporation | Active-matrix-driven organic EL display device |
| WO2003105113A1 (ja) * | 2002-06-10 | 2003-12-18 | セイコーエプソン株式会社 | 電気光学装置の製造方法、その製造方法で製造される電気光学装置および電子機器 |
-
1982
- 1982-12-24 JP JP23125582A patent/JPS59116779A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633134B1 (en) | 1999-09-27 | 2003-10-14 | Nec Corporation | Active-matrix-driven organic EL display device |
| WO2003023745A1 (fr) * | 2001-09-07 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd. | Appareil d'affichage et son procede de fabrication |
| WO2003081564A1 (fr) * | 2002-03-22 | 2003-10-02 | Dai Nippon Printing Co., Ltd. | Afficheur d'image |
| US7106282B2 (en) | 2002-03-22 | 2006-09-12 | Dai Nippon Printing Co., Ltd. | Image display |
| WO2003105113A1 (ja) * | 2002-06-10 | 2003-12-18 | セイコーエプソン株式会社 | 電気光学装置の製造方法、その製造方法で製造される電気光学装置および電子機器 |
| JPWO2003105113A1 (ja) * | 2002-06-10 | 2005-10-13 | セイコーエプソン株式会社 | 電気光学装置の製造方法、その製造方法で製造される電気光学装置および電子機器 |
| US7242441B2 (en) | 2002-06-10 | 2007-07-10 | Seiko Epson Corporation | Method for manufacturing electro-optical device, and electro-optical device and electronic device manufactured with this manufacturing method |
| CN100378564C (zh) * | 2002-06-10 | 2008-04-02 | 精工爱普生株式会社 | 电光学装置的制造方法、用其制造的电光学装置和电子仪器 |
| JP4491785B2 (ja) * | 2002-06-10 | 2010-06-30 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
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