JPS5911502A - Circuit for detecting power supply off - Google Patents
Circuit for detecting power supply offInfo
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- JPS5911502A JPS5911502A JP57118550A JP11855082A JPS5911502A JP S5911502 A JPS5911502 A JP S5911502A JP 57118550 A JP57118550 A JP 57118550A JP 11855082 A JP11855082 A JP 11855082A JP S5911502 A JPS5911502 A JP S5911502A
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Abstract
Description
【発明の詳細な説明】
本発明Ｃゴ、ＩＩＬロジック素子を有するＩＣニオいて
、一部ブロックのＩＩＬ用電原電源フになったこと乞検
知し、他ブロックにその情報を伝達する電源オフ検知回
路に関するものである。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, an IC having an IIL logic element detects that the power source for IIL in some blocks is turned off, and transmits the information to other blocks. It is related to circuits.
電源オフ検知回路は、例えば、ＶＴＲ，において、記録
時にポーズ状態にした時、テープが少し逆方向に巻戻さ
れ、ポーズが解除されたとき正方向に送られて、正しい
継ぎ目から新らしい信号？記録するように機能する回路
に使われている。第１図はこのような機能？有するＶＴ
Ｒの主要部な示す。For example, in a VTR, when the tape is paused during recording, the power off detection circuit is rewound slightly in the reverse direction, and when the pause is released, it is sent in the forward direction and a new signal is generated from the correct joint. It is used in circuits that function to record. Is this the kind of function shown in Figure 1? have VT
The main parts of R are shown.
今、テープ１に記録が行なわれており、ＣＴＬバルスカ
ＣＴ Ｌベンド２によって、図のようにＣＩまで記録さ
れた時、ポーズ状態にされたとする。そうすると、キャ
プスタンモータ８は制御回路６の指令によって、記録時
の回転方向とは逆方向に所定時間回転する。このため、
テープ１は巻戻され、この時、ＣＴＬヘッド２はテープ
１の下辺に記録されているＣＴＬパルス馨、ＣＨ＋ Ｃ
２＊ Ｃ３・・・・・・の順に所定再生する。Suppose now that recording is being performed on tape 1, and when the data is recorded up to CI as shown in the figure by CTL Barska CTL Bend 2, a pause state is entered. Then, the capstan motor 8 rotates for a predetermined period of time in a direction opposite to the rotation direction during recording according to a command from the control circuit 6. For this reason,
The tape 1 is rewound, and at this time, the CTL head 2 receives the CTL pulse signal, CH+C, recorded on the lower side of the tape 1.
A predetermined reproduction is performed in the order of 2*C3...
再生されたＣＴＬパルスＣ＋ ＋Ｃｔ 、Ｃｓ・・
・曲・・は増幅器４ンへてカウンタ５に送られ、カウン
タ５はＣＴＬパルスの数ｒカウントする。Regenerated CTL pulse C+ +Ct, Cs...
・Song... is sent to the counter 5 through the amplifier 4, and the counter 5 counts the number r of CTL pulses.
ポーズ時は、カウンタ５は該カウント数を保持し、一方
キャプスタンモータ８に供給される電源あるいは制御回
路６に供給される電源はオフにされ、ｍ電が行なわれる
。During the pause, the counter 5 holds the count, while the power supplied to the capstan motor 8 or the control circuit 6 is turned off, and m-power is performed.
次にポーズが解除され、引き続き記録が開始された時は
、カウンタ５に記憶されているＣＴＬパルスの数だけテ
ープ１が正方向に送られ、かつポーズ前に記録した信号
と、今度記録しようとする新たな信号との位相合せが行
なわれるそして、このＣＴＬパルスの数だけテープ、が
送られた時点で新たな記録信号がテープの記録ヘッドあ
るいはＣＴＬヘッド等に送られ、この新たな記録信号は
ポーズ前に記録された記録信号に引き続いて、重ならず
又は間があくことなく記録される。Next, when the pause is released and recording continues, the tape 1 is fed in the forward direction by the number of CTL pulses stored in the counter 5, and the signal recorded before the pause and the signal to be recorded next time are Then, when the tape has been sent by the number of CTL pulses, a new recording signal is sent to the tape recording head or CTL head, etc., and this new recording signal is Following the recording signal recorded before the pause, the recording signal is recorded without overlapping or without any gap.
このような操作な行なわせる場合、ポーズ時にはカウン
タ５のカウント値？記憶させておくため、カウンタには
常に電源な接続しておく必要がある。しかし、キャプス
タンモータ８は通常停止状態にされているから、制御回
路６や増幅器７には電源？接続せず、省電力化を行なう
ことが必要となる。また、カウンタ５にノイズが人力し
て、カウント値が変わらないような配慮乞する必要があ
る。When performing such an operation, what is the count value of counter 5 during pause? The counter must always be connected to a power source in order to be memorized. However, since the capstan motor 8 is normally stopped, there is no power supply to the control circuit 6 and amplifier 7. It is necessary to save power by not connecting. Further, it is necessary to take care to prevent noise from entering the counter 5 and causing a change in the count value.
上記のようなカウンタ５および制御回路６を１チツプＩ
Ｃで作るような場合、従来は第２図に示されているよう
な電源オフ検知回路が用いられていた。図において、２
９は外部電源３１によって動作し、必要に応じて該外部
電源の接続がオン、オフされるＩＩＬ素子の第１のブロ
ックである。また、ろ０は常時動作しているＩＩＬ素子
の第２のブロックである。さらに、１１は電源３１０オ
ンおよびオフの動作なＩＣ内に伝えるための入力端子、
１３．１４．１５，１６．１７および１８は抵抗、１９
．２０および２１はトランジスタ、２７．２８はＩＩＬ
ゲートである。The counter 5 and control circuit 6 as described above are integrated into one chip I.
In the case of using C, a power off detection circuit as shown in FIG. 2 has conventionally been used. In the figure, 2
Reference numeral 9 denotes a first block of IIL elements which is operated by an external power source 31 and whose connection to the external power source is turned on and off as necessary. Further, RO 0 is a second block of IIL elements that is always in operation. Furthermore, 11 is an input terminal for transmitting on/off operation of the power supply 310 to the IC;
13.14.15, 16.17 and 18 are resistors, 19
．． 20 and 21 are transistors, 27.28 are IIL
It is a gate.
また、第３図は第２図の回路の主要部の信号のタイムチ
ャートを示す。Further, FIG. 3 shows a time chart of signals of the main parts of the circuit of FIG. 2.
このような構成の電源オフ検知回路にお〜・て第１のブ
ロック２９に電源が加えられている状態つまりｌ（［３
１がオンしている状態では、例えば図示されていない制
御回路から端子１１にゝＬルベルの信号１２が第３図の
Ａ期間に示されているように加えられ、トランジスタ１
９．２０．２１ はオフしている。そのため、信号２
５はゲート２７で反転され、その反転信号がそのままゲ
ート２８に入力するので、第３図に示されているように
、信号２６は信号２５と同様の信号になる。In the power-off detection circuit having such a configuration, the state in which power is applied to the first block 29, that is, l([3
1 is on, a signal 12 of an L level is applied to the terminal 11 from a control circuit (not shown) as shown in period A in FIG.
9.20.21 is off. Therefore, signal 2
5 is inverted at gate 27, and the inverted signal is directly input to gate 28, so that signal 26 becomes a signal similar to signal 25, as shown in FIG.
一方、電源ろ１がオフしたとすると、端子１１には前記
の図示されていない制御回路からゝＨ′の信号１２が、
第３図のＢ期間に示されているように印加され、トラン
ジスタ１９．２０．２１ はオンする。そのため、信
号２５のゝＨ／１％Ｌ／にかかわらず、ゲート２８の入
力は＼Ｊ、／となる。したがって、信号２６は第３図に
示されているように、＼Ｈ′に固定され、ｔ［ｉ３１オ
フに対して所望の信号が得られたことになる。On the other hand, if the power supply filter 1 is turned off, a signal 12 of "H'" is sent to the terminal 11 from the control circuit (not shown).
The voltage is applied as shown in period B of FIG. 3, and transistors 19, 20, and 21 are turned on. Therefore, the input to the gate 28 becomes \J, / regardless of the ゝH/1%L/ of the signal 25. Therefore, the signal 26 is fixed at \H' as shown in FIG. 3, and the desired signal is obtained for t[i31 off.
第２図に示されている電源オフ検知回路？第１図に示し
たＶＴＲに応用すると次のようになる。ＩＩＬ素子の第
１のブロック２９は制御回路−６および増幅器７に相当
する。また、ＩＩＬ素子の第２のブロック６０はカウン
タ５に相当する。The power off detection circuit shown in Figure 2? When applied to the VTR shown in FIG. 1, the following results. The first block 29 of IIL elements corresponds to the control circuit-6 and the amplifier 7. Further, the second block 60 of the IIL element corresponds to the counter 5.
さらに、ＩＩＬゲート２７の入力信号２５はＣＴＬヘッ
ド２によって再生されたＣＴＬ）（ルスに相当し、ＩＩ
Ｌ素子の第１のブロック２９ ）電源３１がオンの間は
ＣＴＬパルスは■ＩＬゲート２７２８ン通ってその出力
側に接続されたカウンタに人力する。一方、第１のＪＩ
Ｌ素子ブロック２９０屯源ろ１がオフにされると、ＩＩ
Ｌゲー）２８の出力は％Ｈ／になり、ＩＩＬゲート２８
の出力側ニ接続されたカウントの値はそのカウント値を
保持する。この時、該カウンタの入力は強制的に′Ｈ′
にされているので、ゲート２７０入力端からノイズ等が
入力しても、カウンタには何の影響もない。このように
、第２図の電源オフ検知回路は、入力情報のホールドと
ノイズ除去の役目？する。Furthermore, the input signal 25 of the IIL gate 27 corresponds to the CTL) (Russ) reproduced by the CTL head 2, and the input signal 25 of the IIL gate 27 corresponds to
First block of L elements 29) While the power supply 31 is on, the CTL pulse passes through the IL gate 2728 and is applied to the counter connected to its output side. On the other hand, the first JI
When L element block 290 tunyuan filter 1 is turned off, II
The output of L gate) 28 becomes %H/, and the output of IIL gate 28
The value of the count connected to the output side of 2 retains its count value. At this time, the input of the counter is forced to 'H'
Therefore, even if noise or the like is input from the input terminal of the gate 270, it has no effect on the counter. In this way, the power-off detection circuit in Figure 2 has the role of holding input information and removing noise. do.
一般的にいえば、第１のＩ Ｉ Ｌ 素子ブロック２９
０電源がオフになった時は、第２のＩＩＬ素子ブロック
６０はＩＩＬゲート２８のゝＨ′出力により、固定モー
ドに保持されるということができる。Generally speaking, the first I I L element block 29
When the 0 power supply is turned off, it can be said that the second IIL element block 60 is held in a fixed mode by the 'H' output of the IIL gate 28.
しかし、上記した従来の電源オフ検知回路は制御用の検
知端子１１が必要であり、端子数が多いという欠点があ
った。また、ＩＣ内部に必要とされる情報本数が増すと
、抵抗１３〜１８．トランジスタ１９〜２１の数が増加
し、不紅済であるという欠点があった。However, the above-mentioned conventional power-off detection circuit requires the detection terminal 11 for control, and has the drawback of having a large number of terminals. Also, as the number of information lines required inside the IC increases, resistors 13 to 18. The disadvantage is that the number of transistors 19 to 21 increases and the cost is poor.
本発明の目的は、上記した従来技術の欠点？除去し検知
端子？もうけることなく、できつる限り少ない素子数で
安定に動作する電源オフ検知回路？提供することにある
。The purpose of the present invention is to solve the above-mentioned drawbacks of the prior art. Remove detection terminal? A power-off detection circuit that operates stably with as few elements as possible without making any profit? It is about providing.
本発明の特徴は、電源オフのありうる第１のブロック内
に配置され、かつ入力が開放されたＩＩＬゲートの出力
により、常時動作している第２のブロックのＩＩＬゲー
トをドライブすることにより、検知端子を設けることな
く少ない素子数で安定に動作するようにした点にある。The feature of the present invention is that the IIL gate of the second block, which is always operating, is driven by the output of the IIL gate, which is placed in the first block where the power can be turned off and whose input is open. The point is that stable operation is achieved with a small number of elements without providing a detection terminal.
以下に、本発明の一実施例２第４図、第５図および第６
図により説明する。第４〜６図において第２図と同一な
機能２有するものには同一の符号が付されている。Embodiment 2 of the present invention FIG. 4, FIG. 5, and FIG.
This will be explained using figures. In FIGS. 4 to 6, parts having the same functions 2 as in FIG. 2 are given the same reference numerals.
第４図において、６６は第１のブロック２９内のＩＩＬ
ゲートであり入力が開放で無接続、２７゜２８．５４は
第２のブロック３０内のＩＩＬゲートである。In FIG. 4, 66 is the IIL in the first block 29.
27°28.54 is an IIL gate in the second block 30, which is a gate with an open input and no connection.
第５図は、ＩＩＬゲート５３，３４乞砥流源とトランジ
スタの等価回路であられしたものである。FIG. 5 shows an equivalent circuit of the IIL gates 53 and 34, the current source and the transistor.
ＩＩＬゲートは、入力に電流源６７あるいは′５８ｗも
ったトランジスタ５５．３６と等価である。また、第６
図Ｇま第５図の第１のブロックの電流源第
５７Ｙ、第２図の第１のブロック２９および電源３１と
対応されてより具体的に書いたものである。The IIL gate is equivalent to a transistor 55.36 with a current source 67 or '58w at its input. Also, the 6th
FIG. G corresponds to the current source 57Y of the first block in FIG. 5, the first block 29 and the power source 31 in FIG. 2, and is drawn more specifically.
次に本実施例の動作を説明する。第５図又は第６図にお
いてＩＩＬ素子の第１のブロック２９にｉＥＭ５１が供
給されている場合には、電流源３７がオン状態であるか
ら、トランジスタ３５がオンとなる。このため、ＩＩＬ
ゲート３乙の出力はゝＬ′であり、電流１ｆｉ３Ｂの電
流はトランジスタ６６のベースに（ｌされないからトラ
ンジスタ３φ、。Next, the operation of this embodiment will be explained. In FIG. 5 or 6, when the iEM 51 is supplied to the first block 29 of the IIL element, the current source 37 is in the on state, so the transistor 35 is turned on. For this reason, IIL
The output of the gate 3B is L', and the current 1fi3B flows to the base of the transistor 66 (because it is not supplied to the base of the transistor 3φ).
はオフ、つまりＩＩＬゲート５４の出力は人力信号２５
に依存する。is off, that is, the output of IIL gate 54 is human input signal 25
Depends on.
したがって、この時にはＩＩＬゲート２７への入力信号
２５は、ＩＩＬゲー） ２７．２Ｂｒ通り同極性の信号
２６として出力される。Therefore, at this time, the input signal 25 to the IIL gate 27 is output as a signal 26 of the same polarity as the IIL gate 27.2Br.
次に、■■Ｌ素子の第１のブロック２９の電源６１がオ
フとなった場合な考える。この時には、電流源３７はオ
フになるからトランジスタ５５はオフ状態となる。この
ため、電流源ろ８の送流＆」トランジスタろ６のベース
′也流となり、トランジスタ３６はオンする。つまり、
人力開放のＩＩＬゲート５５の出力は′Ｈ′となり、Ｉ
ＩＬゲート６４の出力はゝＬ／となる。この場合、入力
信号２５のゝＨ／、％Ｌ’にかかわらず、ＩＩＬゲート
２８の入力はＸＬ／に固定されるため、■ＩＬゲート２
８の出力である出力信号２６は第６図のＢ期間の状態と
同じくゝＨ′に固定さｎる０以上のように、本実施例に
おいては、ＩＣに検知端子？設けずにＩＩＬ素子の第１
のプロ・ンク２９の＊＃３１がオフしたことな検知し、
所望の信号を必要箇所に送ることができる。Next, consider the case where the power supply 61 of the first block 29 of the ■■L elements is turned off. At this time, the current source 37 is turned off, so the transistor 55 is turned off. Therefore, the current flows through the current source 8 and the base of the transistor 6, and the transistor 36 turns on. In other words,
The output of the manually opened IIL gate 55 becomes 'H', and the IIL gate 55 becomes 'H'.
The output of the IL gate 64 becomes "L/." In this case, the input of the IIL gate 28 is fixed to XL/ regardless of the input signal 25's もH/, %L'.
The output signal 26, which is the output of 8, is fixed at H' as in the state during period B in FIG. The first IIL element without
It was detected that the *#31 of the pro-nk 29 was turned off,
Desired signals can be sent to the required locations.
本実施例において、さらに多数の検知出力を各部の信号
処理部に送りたい場合には、ＩＩＬ素子がマルチコレク
タという複数の出力を出せることを利用して、たとえば
、第４図に示すようにＩＩＬゲート６４の他の出力端１
．２４７必要部分に接続して所望信号な得ることかでざ
る。In this embodiment, if it is desired to send a larger number of detection outputs to the signal processing sections of each section, the IIL element can output multiple outputs called a multi-collector, for example, by using the IIL element as shown in FIG. Other output terminal 1 of gate 64
．． 247 to the necessary parts and obtain the desired signal.
この場合、第２図に示されているように、トランジスタ
２０，２１ 、抵抗１５．１６．１７．１８のように多
数の素子娶増加することなく実現できるため、経済的で
ある。In this case, as shown in FIG. 2, it can be realized without increasing the number of elements such as transistors 20, 21 and resistors 15, 16, 17, and 18, which is economical.
以上のように、本発明によれば、検知用端子？設けるこ
となく、同−ＩＣ内の一部分のＩＩＬ素子のブロックの
ＫＭがオフしたことを検知し、ＩＣ内の必要箇所にその
情報電送ることのでさるという効果がある。また、電源
オフ検知回路乞、でき得る限り少ない素子数で提供する
ことができるので経済的であるという効果もある。As described above, according to the present invention, the detection terminal? This has the advantage of detecting that the KM of a part of the IIL element block in the same IC is turned off, and transmitting the information to the necessary location in the IC, without having to provide it. Furthermore, the power-off detection circuit can be provided with as few elements as possible, so it has the effect of being economical.
第１図はＶＴＲのポーズ機構？説明するための概略図、
第２図は従来の電源オフ検知回路の回路図、第３図は第
１図の動作を説明するための斐部波形図、第４図は本発
明の一実施例？示す回路図、第５図は第４図の等価回路
図、第６図は第５図中の第１のブロックの具体的回路図
である。
１１・・・検知端子、
２９・・・ＩＩＬ素子の第１のブロック、３０・・・Ｉ
ＩＬ素子の第２のブロック、５７．３８・・・電流源。
才 ｔ 図
才 ３ 図
才 Ｚ 図
才 ヰ 図
才 ５ 図
１− 乙 回Is Figure 1 the pause mechanism of a VTR? Schematic diagram to explain,
Fig. 2 is a circuit diagram of a conventional power-off detection circuit, Fig. 3 is a waveform diagram for explaining the operation of Fig. 1, and Fig. 4 is an embodiment of the present invention? 5 is an equivalent circuit diagram of FIG. 4, and FIG. 6 is a specific circuit diagram of the first block in FIG. 11... Detection terminal, 29... First block of IIL element, 30... I
Second block of IL elements, 57.38... current source. Sai t Illustration 3 Illustration Z Z Illustration ヰ Illustration 5 Figure 1- Otsu times
Claims (1)
、ＩＩＬ用駆動駆動電源々に供給されるようにブロック
分けされたＩＣからなる電源オフ検知回路において、一
部のＩＩＬゲート人力が無接続にされた第１のブロック
と、該第１のブロックの一部のＩＩＬゲートの出力がそ
の一部のＩＩＬゲートの人力に接続された第２のブロッ
クと？具備し、前記第１のブロックのＩＩＬｔｌＪ源が
オフしたことを前記第２のブロックのＩＩＬゲートへ情
報伝達できるようにしたことを特徴とする電源オフ検知
回路。(1) IIL logic element in one IC chip? In a power-off detection circuit consisting of an IC divided into blocks so as to be supplied to IIL drive power supplies, a first block to which some of the IIL gates are disconnected; With a second block where the outputs of some IIL gates of the block are connected to the human power of some IIL gates? A power-off detection circuit, comprising: a power-off detection circuit capable of transmitting information that the IILtlJ source of the first block is turned off to the IIL gate of the second block.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118550A JPH0642628B2 (en) | 1982-07-09 | 1982-07-09 | Power off detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118550A JPH0642628B2 (en) | 1982-07-09 | 1982-07-09 | Power off detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911502A true JPS5911502A (en) | 1984-01-21 |
| JPH0642628B2 JPH0642628B2 (en) | 1994-06-01 |
Family
ID=14739355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118550A Expired - Lifetime JPH0642628B2 (en) | 1982-07-09 | 1982-07-09 | Power off detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642628B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217747A (en) * | 1988-02-24 | 1989-08-31 | Sanyo Electric Co Ltd | Power circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162540A (en) * | 1981-02-17 | 1981-12-14 | Agency Of Ind Science & Technol | Logical circuit |
| JPS5756043U (en) * | 1980-09-17 | 1982-04-01 |
-
1982
- 1982-07-09 JP JP57118550A patent/JPH0642628B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756043U (en) * | 1980-09-17 | 1982-04-01 | ||
| JPS56162540A (en) * | 1981-02-17 | 1981-12-14 | Agency Of Ind Science & Technol | Logical circuit |
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| JPH01217747A (en) * | 1988-02-24 | 1989-08-31 | Sanyo Electric Co Ltd | Power circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642628B2 (en) | 1994-06-01 |
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