JPS59111371A - Field effect transistor - Google Patents

Field effect transistor

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JPS59111371A
JPS59111371A JP22071382A JP22071382A JPS59111371A JP S59111371 A JPS59111371 A JP S59111371A JP 22071382 A JP22071382 A JP 22071382A JP 22071382 A JP22071382 A JP 22071382A JP S59111371 A JPS59111371 A JP S59111371A
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JP
Japan
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semiconductor layer
semiconductor
layer
gate electrode
electrode
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JP22071382A
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Japanese (ja)
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Kotaro Tsubaki
光太郎 椿
Kenji Kumabe
隈部　建治
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Nippon Telegraph and Telephone Corp
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Nippon Telegraph and Telephone Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer

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Abstract

PURPOSE:To enable to selectively supply a plurality of voltages, having preset values differing from each other for load, by a method wherein a specific semiconductor laminated material, formed on a semiinsulating semiconductor substrate consisting of GaAs, is provided on the titled transistor. CONSTITUTION:The semiconductor layer K1, with which a semiconductor laminated material 31 is composed, has relatively high n type impurity density, a semiconductor layer K2 has a relatively high p type impurity density, and semiconductor layers K3 and K8 have a relatively small electron affinity and a relatively high n type impurity density. Semiconductor layers K5 and K6 have a relatively large electron affinity and a relatively low impurity density which is different from that of the semiconductor layers K5 and K6. A load current can be brought under control by regulating the voltage between a gate electrode G1 and a source electrode 32, and a gate electrode G2 and the source electrode 32. A current is obtained by the movement of an electron passing through either of electron accumulation layers E1 and E2 or both of them, thereby enabling to selectively supply three kinds of load currents having different value with each other.

Description

【発明の詳細な説明】 本発明は、電界効果トランジスタに関する。[Detailed description of the invention] The present invention relates to field effect transistors.

電界効果トランジスタとして、従来、第１図を伴なって
次に述べる構成を有するものが提案されている。Conventionally, field effect transistors having the configuration described below with reference to FIG. 1 have been proposed.

例えば結晶Ｇａ　Ａｓでなる半絶縁性半導体基板１上に
、これに接触して、比較的大きな電子親和力を有し、且
つ比較的低い不純物ｍ度を有する、例えばノンノードの
結晶Ｑａ　Ａｓでなる半導体層２が、エピタキシャル成
長法によって形成されている。On a semi-insulating semiconductor substrate 1 made of, for example, crystalline GaAs, in contact therewith, a semiconductor layer made of, for example, non-node crystalline QaAs, which has a relatively large electron affinity and a relatively low degree of impurity m is formed. 2 is formed by epitaxial growth.

また、半導体層２上に、比較的小さな電子親和力を有し
、且つ比較的高いｎ形不純物濃度を有する、例えば結晶
Ａ　Ａ、Ｇａ、−ＸＡｓ　　（０＜ｘ　＜１）でなる半
導体層３が、エピタキシャル成長法によって形成されて
いる。Further, on the semiconductor layer 2, a semiconductor layer 3 made of, for example, crystal A, Ga, -XAs (0<x<1), which has a relatively small electron affinity and a relatively high n-type impurity concentration, is formed. , is formed by epitaxial growth method.

さらに、半導体層３上に、それとの間でショットキ接合
４を形成するように、ゲート電極５が付されている。Further, a gate electrode 5 is attached on the semiconductor layer 3 so as to form a Schottky junction 4 therebetween.

なおさらに、半導体層３士のゲート電極５を挾む位置に
、それぞれソース電極６及びドレイン電極７がオーミッ
クに付されＣいる。Furthermore, a source electrode 6 and a drain electrode 7 are ohmically attached to the three semiconductor layers at positions sandwiching the gate electrode 5, respectively.

以上が、従来提案されている電界効果トランジスタの構
成である。The above is the structure of the conventionally proposed field effect transistor.

このような構成を有する電界効果トランジスタの場合、
半導体層３の半導体層２側におけるｎ形不純物は、電子
を、半導体層２の半導体層３側に放出している。従って
半導体層３の半導体層２側に、ｎ形不純物イオンを有し
ている。In the case of a field effect transistor having such a configuration,
The n-type impurity on the semiconductor layer 2 side of the semiconductor layer 3 emits electrons to the semiconductor layer 3 side of the semiconductor layer 2. Therefore, the semiconductor layer 3 has n-type impurity ions on the semiconductor layer 2 side.

また、半導体層２の半導体層３側に、電子を蓄積してい
る電子蓄積層８を形成しＣいる。Further, an electron storage layer 8 that stores electrons is formed on the semiconductor layer 3 side of the semiconductor layer 2.

このため、第１図に示す従来の電界効果トランジスタの
場合、半導体層３とゲート電極５とが、ゲート電極５及
びソース電極６間に制御電圧を印加していないときに、
半導体層３及びゲート電極５間に形成されているショッ
トキ接合４から、半導体層２内に達する空乏層が形成さ
れていないように、形成されているとづれば、ソース電
極６及びドレイン電極７間に負荷を通じて所要の電源を
接続している状態で、ゲート電極５及びソース電極６間
に制御電圧を印加していないとき、電子が電子蓄積層８
内を通り、且つ半導体層３のソース電極６及び８下の領
域を通って、ソース電極６側からドレイン電極７側に、
またはその逆に移動し、このため、電流が、電子蓄拾層
８内を通り、且つ半導体層３のソース電極６及び８下の
領域を通って、ソース電極６側からドレイン電極７側に
、またはその逆に、所謂チャンネル電流として流れる。Therefore, in the case of the conventional field effect transistor shown in FIG. 1, when a control voltage is not applied between the semiconductor layer 3 and the gate electrode 5,
If a depletion layer is formed so that the Schottky junction 4 formed between the semiconductor layer 3 and the gate electrode 5 does not reach into the semiconductor layer 2, it means that the depletion layer is formed between the source electrode 6 and the drain electrode 7. When a required power source is connected through the load and no control voltage is applied between the gate electrode 5 and the source electrode 6, electrons are transferred to the electron storage layer 8.
from the source electrode 6 side to the drain electrode 7 side, passing through the inside and passing through the region under the source electrodes 6 and 8 of the semiconductor layer 3,
or vice versa, so that the current passes through the electron storage layer 8 and the region below the source electrodes 6 and 8 of the semiconductor layer 3 from the source electrode 6 side to the drain electrode 7 side. Or vice versa, it flows as a so-called channel current.

しかしながら、このような状態から、ゲーｉ〜電極５及
びソース電極６間に、ゲート電極５側を負とする所要の
値の制御電圧を印加づれば、ショク１−キ接合４から半
ね体層２内に達する空乏層が形成される。このため、電
子Ｍ積層８内を上述したように移動する電子が１１られ
ず、よって、電子蓄積層８内を上述したように流れるチ
ャンネル電流が得られなくなる。However, in such a state, if a control voltage of a required value is applied between the gate electrode 5 and the source electrode 6 with the gate electrode 5 side being negative, the voltage from the shock 1-ki junction 4 to the half body layer 2 is applied. A depletion layer reaching inside is formed. For this reason, the electrons that move within the electron M stack 8 as described above are not collected, and therefore, the channel current that flows within the electron storage layer 8 as described above cannot be obtained.

また、半導体Ｗ３３とゲート電極とが、ゲート電極５及
びソース電極６間に制御電圧を印加していないとき、半
導体層３及びゲート電極５との間に形成されているショ
ットキ接合４から、半導体層２内に達する空乏層が形成
されているように、形成されているとすれば、ソース電
極６及びドレイン電極７間に負荷を通じて所要の電源を
接続している状態で、グー１〜電極５及び　−ソース電
極６間に制御電圧を印加していないとき、電子蓄積層８
内を上述したように移動覆る電子が得られず、このため
電子蓄積Ｂ８内を上述したにうに流れるチャンネル電流
が得られない。Further, when the semiconductor W 33 and the gate electrode are connected to each other, when no control voltage is applied between the gate electrode 5 and the source electrode 6, the semiconductor layer If a depletion layer is formed that reaches the inside of Goo 1 to Electrode 5 and Goo 1 to Electrode 5 and - When no control voltage is applied between the source electrode 6, the electron storage layer 8
As described above, the electrons that move and cover the inside are not obtained, and therefore the channel current that flows as described above in the electron storage B8 cannot be obtained.

しかしながら、このＪ：うな状態から、グー１〜電極５
及びソース電極６間に、ゲート電極５側を正とする所要
の値の制御電圧を印加すれば、ショットキ接合４から半
導体層２内に達する空乏層が形成されない状態になる。However, from this J: una state, goo 1 to electrode 5
By applying a control voltage of a required value between the Schottky junction 4 and the source electrode 6, with the gate electrode 5 side being positive, a depletion layer reaching from the Schottky junction 4 into the semiconductor layer 2 will not be formed.

このため、電子蓄積層８内を上述したように移動する電
子が得られ、よって電子蓄積層８内を上述したように流
れるチＶンネル電流が得られる。Therefore, electrons moving in the electron storage layer 8 as described above are obtained, and therefore a channel current flowing in the electron storage layer 8 as described above is obtained.

従って、第１図に示す従来の電界効果トランジスタによ
れば、ソース電極６及びドレイン電極７間に、負荷を通
じて所要の電源を接続している状態で、ゲート電極５及
びソース電極６間に制御電圧を印加させたり、印加させ
なかったりり゛る電圧制御をすることににって、負荷に
電流を供給したり、供給しなかつたりする電流制御をす
ることができる。Therefore, according to the conventional field effect transistor shown in FIG. By controlling the voltage by applying or not applying the current, it is possible to control the current by supplying or not supplying current to the load.

ところで、負□荷に電流が供給される場合、その電流は
、上述したように、上述した電子蓄積層８を通って電子
が移動することによって得られる。一方、電子蓄積層８
・は、低い不純物濃度を有する半導体層２の半導体層ａ
側で形成されている。このため、電子蓄積層８を移動す
る電子は、不必要に不純物によって散乱を受けない。By the way, when a current is supplied to the load, the current is obtained by the movement of electrons through the electron storage layer 8, as described above. On the other hand, the electron storage layer 8
・ is the semiconductor layer a of the semiconductor layer 2 having a low impurity concentration
formed on the side. Therefore, electrons moving in the electron storage layer 8 are not unnecessarily scattered by impurities.

このため、第１図に示す従来の電界効果１−ランジスタ
の場合、電子蓄積層８を上述したように移動する電子の
移動速度が速いので、上述した電流制御を高速度で得る
ことができる。Therefore, in the case of the conventional field effect transistor shown in FIG. 1, the moving speed of electrons moving through the electron storage layer 8 as described above is fast, so that the above-mentioned current control can be achieved at high speed.

また、従来、第２図を伴なって次に述べる構造を有する
電界効果トランジスタも提案されている。Furthermore, a field effect transistor having the structure described below with reference to FIG. 2 has been proposed.

第２図において、−第１図との対応部分には同一符号を
イ」シて詳細説明は省略する。In FIG. 2, parts corresponding to those in FIG.

第２図に示す従来の電界効果トランジスタは、第１図に
示り゛従来の電界効果トランジスタにおいて、半導体層
２及び３間に、比較的小さな電子親和力を有し、且つ比
較的低い不純物濃度を有する、例えば半導体層３と同様
の、結晶Ａ　Ａ。The conventional field effect transistor shown in FIG. 2 has a relatively small electron affinity between the semiconductor layers 2 and 3 and a relatively low impurity concentration in the conventional field effect transistor shown in FIG. For example, a crystal AA similar to the semiconductor layer 3.

Ｇａ、−えＡＳｒなる比較的薄い厚さを有する半導体層
２１が介挿されていることを除いて、第１図に示す従来
の電界効果トランジスタと同様の構成を有する。It has the same structure as the conventional field effect transistor shown in FIG. 1, except that a semiconductor layer 21 made of Ga, ASr and having a relatively thin thickness is interposed.

以上が、従来提案されている電界効果トランジスタの他
の構成である。The above are other configurations of conventionally proposed field effect transistors.

このような構成を有する電界効果トランジスタの場合、
それが、上述した事項を除いて第１図に示す従来の電界
効果トランジスタの場合と同様であるので、詳細説明は
省略するが、半導体層３の半導体層２１側に、第１図に
示す従来の電界効果トランジスタの場合のｎ形不純物イ
オンに対応しているｎ形不純物イオンを有している。In the case of a field effect transistor having such a configuration,
Since this is the same as the conventional field effect transistor shown in FIG. 1 except for the above-mentioned matters, a detailed explanation will be omitted, but the conventional field effect transistor shown in FIG. It has n-type impurity ions corresponding to the n-type impurity ions in the field effect transistor.

また、半導体層２の半導体層２１側に、第１図に示す従
来の電界効果トランジスタの場合と従って、第２図に示
す従来の電界効果トランジスタの場合も、詳細説明は省
略するが、第１図に示す従来の電界効果トランジスタの
場合と同様の電流制御を、高速度で１ｑることかできる
。Furthermore, in the case of the conventional field effect transistor shown in FIG. 1 and also in the case of the conventional field effect transistor shown in FIG. Current control similar to that of the conventional field effect transistor shown in the figure can be performed at a high speed of 1q.

また、第２図に示す従来の電界効果トランジスタの場合
、上述したように、半導体層３の半導体層２１側にｎ形
不純物イオンを有する。従って、このｎ形不純物イオン
は、半導体層２の半導体層２１側に形成されている電子
蓄積層８に対し、半導体層２１の厚さを隔てた位置にあ
る。このため、電子蓄積層８における電子に対するクー
ロンポテンシャルが、第１図に示す従来の電界効果トラ
ンジスタの場合に比し小さい。Further, in the case of the conventional field effect transistor shown in FIG. 2, as described above, the semiconductor layer 3 has n-type impurity ions on the semiconductor layer 21 side. Therefore, this n-type impurity ion is located at a position separated by the thickness of the semiconductor layer 21 from the electron storage layer 8 formed on the semiconductor layer 21 side of the semiconductor layer 2. Therefore, the Coulomb potential for electrons in the electron storage layer 8 is smaller than that in the conventional field effect transistor shown in FIG.

従って、第２図に示す従来の電界効果トランジスタの場
合、第１図に示す従来の電界効果トランジスタの場合に
比し、さらに上述した電流制御を高速度で得ることがで
きる。Therefore, in the case of the conventional field effect transistor shown in FIG. 2, the above-described current control can be obtained at a higher speed than in the case of the conventional field effect transistor shown in FIG.

以上で、第１図及び第２図で上述した従来の電界効果ト
ランジスタの場合、上述した電流制御を高速度で得るこ
とができることが明らかとなった。From the above, it has become clear that the above-described current control can be obtained at high speed in the case of the conventional field effect transistor described above in FIGS. 1 and 2.

しかしながら、第１図及び第２図で上述した従来の電界
効果トランジスタの何れであっても、上述したように負
荷に７ｈ流が供給される場合、その電流は、上述したよ
うに、上述した電子蓄積層８を通って電子が移動するこ
とによって１ｑられるが、その電流は、電子蓄積層８を
通って移動する電子の移動速度によっＣ決められた予定
の１つの値でしか得られない。However, in any of the conventional field effect transistors described above in FIGS. 1 and 2, when a 7h current is supplied to the load as described above, the current is 1q is obtained by the movement of electrons through the electron storage layer 8, but the current can only be obtained at one predetermined value C determined by the movement speed of the electrons moving through the electron storage layer 8.

このため、第１図及び第２図で上述した従来の電界効果
トランジスタによれば、負荷に、互に異なる予定の値を
有づる複数の電流を選択的に供給することが望まれても
、その所望事項を満足することができない、という欠点
を有していた。Therefore, according to the conventional field effect transistor described above in FIGS. 1 and 2, even if it is desired to selectively supply a plurality of currents having mutually different scheduled values to a load, It has the disadvantage that it cannot satisfy the desired requirements.

よって、本発明は、上述した所望事項を満足することが
できる、新規な電界効果トランジスタを提案Ｕんとする
もので、以下詳述するところから明らかとなるであろう
。Therefore, the present invention proposes a novel field effect transistor that can satisfy the above-mentioned desired matters, which will become clear from the detailed description below.

第３図〜第５図は、本願第１番目の発明による電界効果
１−ランジスタの一例を示し、以下述べる構成を右する
。FIGS. 3 to 5 show an example of a field effect transistor according to the first invention of the present application, and have the structure described below.

例えばＧａ　Ａｓでなる半絶縁性半導体基板３０上に形
成された、半導体積層体３１を有する。A semiconductor stack 31 is formed on a semi-insulating semiconductor substrate 30 made of, for example, GaAs.

この半導体積層体３１は、６つの第１、第２、第３、第
５、第６及び第８の半導体層に１．に２、に３．に５．
に６及びに８が、それらの順に、半絶縁性半導体基板３
０上に、順次ｆＩ層されている構成を有する。This semiconductor stack 31 has six first, second, third, fifth, sixth, and eighth semiconductor layers. 2, 3. 5.
6 and 8, in that order, the semi-insulating semiconductor substrate 3
It has a structure in which fI layers are sequentially formed on top of 0.

この場合、半導体層Ｋ１．に２．に３．に５゜Ｋ６及び
に８は次に述べる構成を有する。In this case, the semiconductor layer K1. 2. 3. 5°K6 and 8 have the configuration described below.

半導体層１＜１は、比較的高いｎ形不純物Ｓす度を有す
る。従って１１　　形を右Ｊ′る。The semiconductor layer 1<1 has a relatively high degree of n-type impurity S. Therefore, the shape 11 is right J'.

このような半導体層に１は、半絶縁性半導体基板３１上
に、エピタキシャル成長法によって形成された、ｎ形不
純物のドープされた結晶ＧａＡｓでなる層とし得る。Such a semiconductor layer 1 may be a layer made of crystalline GaAs doped with n-type impurities and formed on the semi-insulating semiconductor substrate 31 by an epitaxial growth method.

半導体層に２は、比較的高いｐ形不純物濃度を有する。The semiconductor layer 2 has a relatively high p-type impurity concentration.

従ってｐ“を形を有する。Therefore, it has the form p''.

このような半導体層に２は、半導体層に１上に、エピタ
キシャル成長法ににって形成された、ｐ形不純物のドー
プされた結晶ＡｆＬｘＧａ１−ｘＡＳ（０＜ｘ＜１）で
なる層とし得る。Such a semiconductor layer 2 may be a layer formed on the semiconductor layer 1 by an epitaxial growth method and made of crystal AfLxGa1-xAS (0<x<1) doped with a p-type impurity.

半導体層に３は、比較的小さな電子親和力を有し、且つ
半導体層Ｋ　Ｉ　Ｊ：りは低いが、比較的高いｎ形不純
物濃度を有し、従ってｎ＋形を有する。The semiconductor layer 3 has a relatively small electron affinity and a relatively high n-type impurity concentration, although the semiconductor layer K I J: is low, and therefore has n+ type.

このような半導体層１＜３は、半導体層に２上に、エピ
タキシャル成長法によって形成された、ｎ形不純物のド
ープされた結晶Ａ　Ｑ、Ｇ　ａ＋−、ｙＡ　Ｓ（０＜ｙ
＜１）でなる層とし得る。Such a semiconductor layer 1<3 is a crystal A Q, G a+-, yA S (0<y
<1).

半導体層に５は、比較的大きな電子親和力を有し、且つ
比較的低い不純物濃度を有する。The semiconductor layer 5 has a relatively large electron affinity and a relatively low impurity concentration.

このような半導体層に５は、半導体層に３上に、エピタ
キシャル成長法によって形成された、例えば不純物ノン
ドープの結晶Ｇａ　Ａｓでなる層とし得る。Such a semiconductor layer 5 may be a layer formed on the semiconductor layer 3 by an epitaxial growth method and made of, for example, non-doped crystalline GaAs.

半導体層に６は、比較的大きな電子親和力を有し、且つ
半導体１１に５とは異なる比較的低い不純物濃度を有す
る。The semiconductor layer 6 has a relatively large electron affinity, and the semiconductor layer 11 has a relatively low impurity concentration different from that of the semiconductor layer 5.

このような半導体層に６は、半導体層に５上に、エピタ
キシャル成長法によって形成された、たとばｎ形不純物
が僅かにドープされている結晶Ｇａ　Ａｓでなる層とし
得る。Such a semiconductor layer 6 may be a layer formed on the semiconductor layer 5 by an epitaxial growth method and made of crystalline GaAs slightly doped with n-type impurities, for example.

半導体層に８は、半導体層に３と同様に、比較的小さな
電子親和力を有し、且つ比較的高いｎ形不純物濃度を有
し、従ってｎ＋形を有する。The semiconductor layer 8, like the semiconductor layer 3, has a relatively small electron affinity and a relatively high n-type impurity concentration, and thus has an n+ type.

このにうな半導体層に８は、半導体層に６上に、エピタ
キシャル成長法によって形成された、ｎ形不純物のドー
プされた結晶Ａ　ｊ２．２Ｇ　ａ、−２Ａ　Ｓ（Ｑ＜ｚ
＜１＞でなる層とし得る。In this semiconductor layer 8, a crystal A j2.2G a, -2A S (Q<z
It can be a layer consisting of <1>.

また、上述した半導体積層体３１を構成している半導体
ＢＫＩ、に２及びに３は、半導体層Ｋ　１及びに２間の
ＰＮ接合Ｊ１２からそれぞれ半導体層に１及びに２側に
拡がっている空乏層と、半導体層に２及びに３間のＰＮ
接合Ｊ２３からそれぞれ半導体層に２及びに３側に拡が
っている空乏層とによって、半導体層に１及びに２の全
領域に空乏層を形成し、且つ半導体層に３の半導体層１
＜２側から半導体層１り５内に達しているまたは達して
いない空乏層を形成しているに十分な、互の厚さを有し
ている。In addition, the semiconductors BKI, 2 and 3 constituting the semiconductor stack 31 described above have a depletion extending from the PN junction J12 between the semiconductor layers K1 and 2 to the semiconductor layers 1 and 2, respectively. layer, and a PN between 2 and 3 in the semiconductor layer.
The depletion layers extending from the junction J23 to the semiconductor layer 2 and 3 side, respectively, form a depletion layer in the entire region of the semiconductor layer 1 and 2, and the semiconductor layer 1 of the semiconductor layer 3
The mutual thickness is sufficient to form a depletion layer that extends or does not reach into the semiconductor layer 1 from the <2 side.

さらに、上述した半導体積層体３１内に、その半導体層
に８側から半導体層に５を越えて延長し、例えば半絶縁
性半導体基板３０に達し゛（いる、比較的高い例えばｎ
形の不純物濃度を有する半導体領域Ｑ１及びＱ２が形成
されている。Further, in the semiconductor stack 31 described above, there is a relatively high n
Semiconductor regions Q1 and Q2 are formed having impurity concentrations of .

このような半導体領域Ｑ１及びＱ２は、半導体積層体３
１内に半導体層に８側から半絶縁性半導体基板３０側に
向ってｎ形不純物イオンを打込むことにより形成するこ
とができる。Such semiconductor regions Q1 and Q2 are located in the semiconductor stack 3.
The semiconductor layer 1 can be formed by implanting n-type impurity ions into the semiconductor layer from the 8 side toward the semi-insulating semiconductor substrate 30 side.

一方、上述した半導体領域Ｑ１及び。２に、それらの半
絶縁性半導体基板３０側とは反対側の面上において、そ
れぞれソース電極３２及びドレイン電極３３がオーミッ
クに付されている。On the other hand, the above-mentioned semiconductor regions Q1 and. 2, a source electrode 32 and a drain electrode 33 are ohmically attached on the surface opposite to the semi-insulating semiconductor substrate 30 side.

また、上述した半導体積層体３１に、その側部において
、半導体層に８側から半導体層に１に達する切欠３４が
形成されて、半導体層に１の上面１ｒ＜一部外部に露呈
され、そしてその半導体層に１の上面の外部に露呈して
いる部上に、グー］・電極Ｇ１がオーミックに（＝Ｉさ
れている。Further, in the semiconductor layered body 31 described above, a notch 34 is formed in the semiconductor layer from the 8 side to the semiconductor layer 1 on the side thereof, so that the upper surface 1r of the semiconductor layer 1 is partially exposed to the outside, and On the externally exposed portion of the upper surface of the semiconductor layer 1, an ohmic electrode G1 is provided.

さらに、上述した半導体積層体３１を構成している半導
体層に８に、上述したソース電極３２及びドレイン電極
３３間の位置において、ゲート電極Ｇ２が、半導体層に
８との間でショットキ接合３５を形成し、且つそのショ
ットキ接合３５から半導体層に６内に達しているまたは
達していない空乏層を形成しているように、付されてい
る。Further, a gate electrode G2 forms a Schottky junction 35 between the semiconductor layer 8 constituting the semiconductor stack 31 and the semiconductor layer 8 at a position between the source electrode 32 and the drain electrode 33 described above. and is attached so as to form a depletion layer extending or not extending from the Schottky junction 35 into the semiconductor layer 6.

以上が、本願第１番目の発明による電界効果トランジス
タの一例構成である。The above is an exemplary configuration of a field effect transistor according to the first invention of the present application.

このような構成を有する電昇効果トランジスタの場合、
次の（１−ＩＡ）、（１−ＩＢ）。In the case of a charge effect transistor having such a configuration,
Next (1-IA), (1-IB).

（１−２Ａ）及び（１−２Ｂ）の各場合において、次の
機能が得られる。In each case of (1-2A) and (1-2B), the following function is obtained.

（１＝　１　Ａ　）上述した半導体層に１及びに２間の
ＰＮ接合Ｊ１２、及び半導体層に２及びに３間のＰＮ接
合Ｊ２３から拡がっている空乏層によって、半導体層）
く１及びに２の全領域に空乏層が形成され且つ半導体層
に３の半導体層に２側から半導体層に５内に達している
空乏層が形成されていない場合上述した半導体層に５及
びに３が、それぞれ第１図に示す従来の電界効果トラン
ジスタにおける半導体層２及び３に対応しているので、
半導体層に３の半導体層に５側におりるｎ形不純物は、
第１図に示す従来の電界効果トランジスタで上述したの
に準じて、電子を、半導体層に５の半導体層に３側に放
出している。従って半導体層に３の半導体ｆｆ１Ｋ５側
に、ｎ形不純物イオンを有している。また、半導体層に
５の半導体層に３側に、電子を蓄積している電子蓄積層
Ｅ１を形成している。(1 = 1 A) Due to the depletion layer extending from the PN junction J12 between 1 and 2 in the semiconductor layer and the PN junction J23 between 2 and 3 in the semiconductor layer described above, the semiconductor layer)
If a depletion layer is formed in the entire region of 1 and 2, and a depletion layer that reaches into the semiconductor layer 5 from the 2 side is not formed in the semiconductor layer 3, the semiconductor layer 5 and 2 described above is 3 correspond to semiconductor layers 2 and 3 in the conventional field effect transistor shown in FIG. 1, respectively, so
The n-type impurity in the semiconductor layer 3 on the 5 side of the semiconductor layer is
In the same way as described above in the conventional field effect transistor shown in FIG. 1, electrons are emitted to the semiconductor layer 3 side of the semiconductor layer 5. Therefore, the semiconductor layer has n-type impurity ions on the semiconductor 3 semiconductor ff1K5 side. Furthermore, an electron storage layer E1 that stores electrons is formed on the third side of the semiconductor layer 5.

このため、上述したソース電極３２及びドレイン電極３
３間に、負荷を通じて所要の電源を接続している状態で
、グー１〜電極Ｇ１及びソース電極３２間に制御電圧を
印加していないとさ、電子が電子蓄積層Ｅｌ　　　（内
を通り、且つ半導体領域Ｑ１及びＱ２を通って、ソース
電極３２側からドレイン電極３３側に、またはその逆に
移動し、このため、電流が、電子蓄積層Ｅ１内を通り、
且つ半導体領域Ｑ１及びＱ２を通って、ソース電極３２
側からドレイン電極３３側に、またはその逆に、所謂チ
ャンネル電流（これを第１のチャンネル電流と称す）と
して流れる。Therefore, the source electrode 32 and drain electrode 3 described above
3, when a required power source is connected through the load and no control voltage is applied between the electrode G1 and the source electrode 32, electrons pass through the electron storage layer El (and Through the semiconductor regions Q1 and Q2, the current moves from the source electrode 32 side to the drain electrode 33 side or vice versa, so that the current passes through the electron storage layer E1,
The source electrode 32 also passes through the semiconductor regions Q1 and Q2.
A so-called channel current (this will be referred to as a first channel current) flows from the drain electrode 33 side to the drain electrode 33 side or vice versa.

しかしながら、このような状態から、ゲート電極Ｇ１及
びソース電極３２間に、ゲート電極Ｇ１側を負とする所
要の値の制御電圧を印加すれば、半導体層に２及びに３
間のＰＮ接合Ｊ２３から半導体層に５内に達する空乏層
が形成されている状態になる。However, in such a state, if a control voltage of a required value is applied between the gate electrode G1 and the source electrode 32, with the gate electrode G1 side being negative, the semiconductor layer becomes 2 and 3.
A depletion layer reaching inside 5 is formed in the semiconductor layer from the PN junction J23 between them.

このため電子蓄積層Ｅ１内を上述したように移動する電
子が得られず、よって電子蓄積層Ｅ１内を上述したよう
に流れる第１のチャンネル電流が１ｑられなくなる。For this reason, electrons that move within the electron storage layer E1 as described above cannot be obtained, and therefore, the first channel current that flows within the electron storage layer E1 as described above is no longer 1q.

１−Ｉ　Ｂ）上述した半導体層に１及びに２間のＰＮ接
合Ｊ１２、及び半導体層に２及びに３間のＰＮ接合Ｊ２
３から拡がっている空乏層によって、半導体層に１及び
に２に空乏層が形成され且つ半導体Ｆｉ　Ｋ　３の半導
体層に２側から半導体層に５内に達している空乏層が形
成されている場合 上述したソース電極３２及びドレイン電極３３間に、負
荷を通じて所要の電源を接続している状態で、ゲート電
１１Ｇ１及びソ−スミ極３２間に制御電圧を印加してい
ないとき、電子蓄積層Ｅ１を上述したように移動する電
子が得られず、このため電子蓄積層Ｅ１内を上述したよ
うに流れる第１のチャンネル電流が得られない。1-I B) PN junction J12 between 1 and 2 in the semiconductor layer mentioned above, and PN junction J2 between 2 and 3 in the semiconductor layer
Due to the depletion layer extending from 3, a depletion layer is formed in the semiconductor layer 1 and 2, and a depletion layer is formed in the semiconductor layer of the semiconductor Fi K 3 that extends from the 2 side to the semiconductor layer 5. In the case, when a required power source is connected between the source electrode 32 and the drain electrode 33 described above through the load, and no control voltage is applied between the gate electrode 11G1 and the source electrode 32, the electron storage layer E1 Electrons that move as described above cannot be obtained, and therefore, the first channel current that flows in the electron storage layer E1 as described above cannot be obtained.

しかしながら、このような状態から、ゲート電極Ｇ１及
びソース電極３２間に、ゲート電極Ｇ１側を正とする所
要の値の制御電圧を印加すれば、半導体層に２及びに３
間のＰＮ接合Ｊ２３から半導体層に５内に達する空乏層
が形成されていない状態になる。このため電子蓄積層Ｅ
１内を上述したように移動りる電子が得られ、よって電
子蓄積層Ｅ１内を上述したように流れる第１の１１シン
ネル電流が得られる。However, in such a state, if a control voltage of a required value is applied between the gate electrode G1 and the source electrode 32, with the gate electrode G1 side being positive, the semiconductor layer will be
There is no depletion layer formed in the semiconductor layer from the PN junction J23 in between. Therefore, the electron storage layer E
Electrons moving in the electron storage layer E1 as described above are obtained, and thus a first 11 synnel current flowing in the electron storage layer E1 as described above is obtained.

（１−２Ａ＞上述した半導体ＦｉＫ８及びグー、上電極
Ｇ２間のショットキ接合３５から半導体層１＜６内に達
している空乏層が形成されていない場合 上述した半導体層に６及びに８が、それぞれ第１図に示
ず従来の電界効果トランジスタにおりる半導体層２及び
３に対応しているので、半導体ｔｍＫ８の半導体層に６
側におけるｎ形不純物が、第１図に示す従来の電昇効果
トランジスタで上述したのに準じて、電子を、半導体層
に６の半導体層に８側に放出している。従って半導体層
に８の半導体層に６側に、ｎ形不純物イオンを有してい
る。また、半導体層に６の半導体層に８側に、電子を蓄
積している電子蓄積層Ｅ２を形成している。(1-2A> If the depletion layer reaching inside the semiconductor layer 1<6 from the Schottky junction 35 between the semiconductor FiK8 and the upper electrode G2 described above is not formed, 6 and 8 are in the semiconductor layer described above, These correspond to the semiconductor layers 2 and 3 of the conventional field effect transistor (not shown in FIG. 1), so the semiconductor layer 6 of the semiconductor tmK8
The n-type impurity on the semiconductor layer 6 emits electrons to the semiconductor layer 8 side in a manner similar to that described above for the conventional charge effect transistor shown in FIG. Therefore, the semiconductor layer 8 has n-type impurity ions on the 6 side. Further, an electron storage layer E2 that stores electrons is formed on the semiconductor layer 6 and the 8 side of the semiconductor layer.

このため、上述したソース電極３２及びドレイン電極３
３間に負荷を通じて所要の電源を接続している状態で、
グーＬ・電極Ｇ２及びソース電極３２間に制御電圧を印
加していないとき、電子が電子蓄積層Ｅ２内を通り、且
つ半導体領域Ｑ１及びＧ２を通って、ソース電極３２側
からドレイン電極３３側に、またはその逆に移動し、こ
のため、電流が、電子部ｆＯ層［２内を通り、且つ半導
体領域Ｑ１及びＧ２を通って、ソース電極３２側からド
レイン電極３３側に、またはその逆に、所謂ヂＩ７ンネ
ル電流（これを第２のチャンネル電流とする）として流
れる。Therefore, the source electrode 32 and drain electrode 3 described above
With the required power supply connected through the load between
When no control voltage is applied between the electrode G2 and the source electrode 32, electrons pass through the electron storage layer E2 and pass through the semiconductor regions Q1 and G2 from the source electrode 32 side to the drain electrode 33 side. , or vice versa, so that the current passes through the electronic part fO layer [2 and passes through the semiconductor regions Q1 and G2, from the source electrode 32 side to the drain electrode 33 side, or vice versa. It flows as a so-called I7 channel current (this is referred to as a second channel current).

しかしながら、このにうな状態から、ゲート電極Ｇ２及
びソース電極３２間に、グー１〜電極Ｇ２側を負とする
所要の値の制御電圧を印加すれば、半導体ｆｆ１Ｋ８及
びゲート電ｉＧ２間のショットキ接合３５から半導体層
に６内に達づる空乏層が形成されている状態になる。こ
のため電子蓄積層Ｅ２、内を上述したように移動する電
子が得られず、よって電子蓄積層Ｅ２内を上述したよう
に流れる第２のチャンネル電流が得られなくなる。However, from this state, if a control voltage of a required value is applied between the gate electrode G2 and the source electrode 32 with the side of the electrode G2 being negative, the Schottky junction 35 between the semiconductor ff1K8 and the gate electrode iG2 is applied. As a result, a depletion layer reaching inside 6 is formed in the semiconductor layer. For this reason, electrons that move within the electron storage layer E2 as described above cannot be obtained, and therefore, the second channel current that flows within the electron storage layer E2 as described above cannot be obtained.

＜１−２８）上述した半導体層に８及びゲート電極０２
間のショットキ接合３５から半導体層１〈６内に達して
いる空乏層が形成されている場合 上述したソース電極３２及びドレイン電極３３間に負荷
を通じて所要の電源を接続している状態で、ゲート電極
Ｇ２及びソース電極３２間に制御電圧を印加していない
とき、電子蓄Ｍｉ層Ｅ２を上述したように移動する電子
が得られず、このため電子蓄積ｆｆＥ２内を上述したよ
うに流れる第２のチャンネル電流が得られない。<1-28) 8 and gate electrode 02 in the semiconductor layer described above
When a depletion layer is formed that reaches into the semiconductor layer 1<6 from the Schottky junction 35 between them, the gate electrode When no control voltage is applied between G2 and the source electrode 32, the electrons that move through the electron storage Mi layer E2 as described above are not obtained, and therefore the second channel flows within the electron storage ffE2 as described above. Can't get current.

しかしながら、このような状態から、ゲート電極０１及
びソース電極３２間に、ゲート電極Ｇ１側を正とする所
要の値の制御電圧を印加すれば、半導体層に８及びゲー
ト電極０２間のショットキ接合３５から半ンＱ体層に６
内に達りる空乏層が形成されていない状態になる。この
ため電子蓄積層Ｅ２内を上述したように移動する電子が
得られ、よって電子蓄積層Ｅ２内を上述したよ−うに流
れる第２のチャンネル電流が得られる。However, from this state, if a control voltage of a required value is applied between the gate electrode 01 and the source electrode 32 with the gate electrode G1 side being positive, a Schottky junction 35 between the semiconductor layer 8 and the gate electrode 02 is formed. From half to Q body layer 6
A depletion layer reaching inside is not formed. Therefore, electrons moving in the electron storage layer E2 as described above are obtained, and therefore, a second channel current flowing in the electron storage layer E2 as described above is obtained.

従って、第３図〜第５図に示ず本願第１番目の発明によ
る電界効果トランジスタにＪ：れば、次の（１−３Ａ）
〜（１−３Ｄ＞、（１−４Ａ）〜（１−４０）、（１−
５Ａ）〜（１−５０）及び（１−６Ａ）〜（１−６，０
）の各場合において、次の機能が得られる。Therefore, if the field effect transistor according to the first invention of the present application, which is not shown in FIGS. 3 to 5, has the following (1-3A)
~(1-3D>, (1-4A) ~(1-40), (1-
5A) ~ (1-50) and (1-6A) ~ (1-6,0
), the following functions are obtained:

（１−３Ａ）上述した（　１−１Ａ　＞及び（１−２Ａ
）の場合において、ソース電極３２及びドレイン電極３
３間に、負荷を通じて所要の電源を接続している状態で
、ゲート電極Ｇ１及びソース電極３２間、及びゲート電
極Ｇ２及びソース電極３２間にともに制御電圧を印加し
ないとき 上述した第１のチャンネル電流と、上述した第２のチャ
ンネル電流との和の電流（これを第１の負荷電流と称す
）が負荷に供給される。(1-3A) As mentioned above (1-1A > and (1-2A
), the source electrode 32 and the drain electrode 3
3, when a control voltage is not applied between the gate electrode G1 and the source electrode 32 and between the gate electrode G2 and the source electrode 32 while a required power source is connected through the load, the above-mentioned first channel current and the above-mentioned second channel current (this is referred to as the first load current) is supplied to the load.

（１−３Ｂ）上述した（１−ＩＡ）及び（１−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電（＾３２間に制御電圧を印加
しないが、グー１〜電極Ｇ２及びソース電極３２間にゲ
ート電極Ｇ２側を負と覆る所要の値の制御電圧を印加す
るとぎ 上述した第１のチャンネル電流のみでなる電流（これを
第２のＳ？！萄電流電流す）が負荷に供給される。(1-3B) In the cases (1-IA) and (1-2A) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source Although no control voltage is applied between the electrodes 32 and 32, a control voltage of a required value is applied between the electrode G2 and the source electrode 32 to make the gate electrode G2 side negative.Only the first channel current described above is applied. A current consisting of (this is referred to as the second S? current) is supplied to the load.

（１−３０）上述した（１−ＩＡ）及び（１−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じで所要の電源を接続している状態で、グ
ー１〜電極Ｇ１及びソース電極３２間にゲート電極Ｇ１
側を負とする所要の値の制ｍ電圧を印加するが、ゲート
電極Ｇ２及びソース電極３２間に制御電圧を印加しない
とき 上述した第２のチャンネル電流のみの電流（これを第３
の負荷電流と称す）が負荷に供給される。(1-30) In the cases of (1-IA) and (1-2A) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, Gate electrode G1 between G1 and source electrode 32
A control voltage of a required value with negative side is applied, but when no control voltage is applied between the gate electrode G2 and the source electrode 32, the current of only the second channel current (this is changed to the third channel current) is applied.
(referred to as load current) is supplied to the load.

（１−３Ｄ）上述した＜１−ＩＡ）及び（１−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を負とする制御電圧を印加するとともに、ゲート電極Ｇ
２及びソース電極３２間にゲート電極Ｇ２側を負とする
制御電圧を印加するどぎ 電流が負荷に供給されない。(1-3D) In the cases of <1-IA) and (1-2A) described above, the gate electrode G1 and the source A control voltage with the gate electrode G1 side being negative is applied between the electrodes 32, and the gate electrode G
A current that applies a control voltage with the gate electrode G2 side negative between the gate electrode G2 and the source electrode 32 is not supplied to the load.

（１−４Ａ）上述した（１−ＩＡ）及び（１−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間、及びゲート電極Ｇ
２及びソース電極３２間にともに制御電圧を印加しない
とぎ 上述した第１のチャンネル電流のみが、従って上述した
第２の負荷電流が負荷に供給される。(1-4A) In the cases of (1-IA) and (1-2B) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source Between the electrodes 32 and the gate electrode G
Unless a control voltage is applied between the source electrode 32 and the source electrode 32, only the first channel current described above, and thus the second load current described above, is supplied to the load.

（’１−４Ｂ）上述した＜１−ＩＡ）及び（１−２Ｂ＞
の場合において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間に制御電圧を印加
しないが、ゲート電極Ｇ２及びソース電極３２間にゲー
ト電極０２側を正とする所要の値の制御電圧を印加する
とき 上述した第１のチャンネル電流と、上述した第２のチャ
ンネル電流との和の電流、従って上述した第１の負荷電
流が負荷に供給される。('1-4B) <1-IA) and (1-2B> mentioned above)
In this case, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
When a control voltage is not applied between the gate electrode G1 and the source electrode 32, but a control voltage of a required value is applied between the gate electrode G2 and the source electrode 32, with the gate electrode 02 side being positive, the above-mentioned first channel current and the above-mentioned second channel current, and therefore the above-mentioned first load current is supplied to the load.

（１−４０）上述した（１−ＩＡ）及び（１−２Ｂ＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を負とする所要の値の制御電圧を印加するが、ゲート電
極Ｇ２及びソース電極３２間に制御電圧を印加しないと
き 電流が負荷に供給されない。(1-40) In the cases (1-IA) and (1-2B> described above, the gate electrode G1 and the source A control voltage of a required value with the gate electrode G1 side being negative is applied between the electrodes 32, but when no control voltage is applied between the gate electrode G2 and the source electrode 32, no current is supplied to the load.

（１−４Ｄ）上述した（１−ＩＡ）及び（１−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を負とする制御電圧を印加するとともに、ゲート電極Ｇ
２及びソース電極３２間にゲート電極Ｇ２側を正とする
制御電圧を印加するとき 上述した第２のチャンネル電流のみが、従って上述した
第３の負荷電流が負荷に供給される。(1-4D) In the cases of (1-IA) and (1-2B) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source A control voltage with the gate electrode G1 side being negative is applied between the electrodes 32, and the gate electrode G
When a control voltage with the gate electrode G2 side being positive is applied between the gate electrode G2 and the source electrode 32, only the above-mentioned second channel current, and therefore the above-mentioned third load current, is supplied to the load.

（１−，５Ａ）上述した（１−ＩＢ）及び（１−２Ａ）
の場合において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間、及びグーｉ〜電
極Ｇ２及びソース電極３２間にともに制御電圧を印加し
ないとき 上述したした第２のチャンネル電流のみが、従って上述
した第３の負荷電流が負荷に供給される。(1-, 5A) (1-IB) and (1-2A) mentioned above
In this case, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
When no control voltage is applied between the gate electrode G1 and the source electrode 32 and between the goo electrode G2 and the source electrode 32, only the second channel current described above, and therefore the third load current described above, is applied to the load. Supplied.

（１−５Ｂ）上述した（１−ＩＢ）及び（１−２Ａ＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、グ
ー１〜電極Ｇ１及びソース電極３２間に制御電圧を印加
しないが、グー１−電極Ｇ２及びソース電極３２間にゲ
ート電極Ｇ２側を負とする所要の値の制御電圧を印加す
るとき 電流が負荷に供給されない。(1-5B) In the case of (1-IB) and (1-2A> described above, with the required power supply connected between the source electrode 32 and the drain electrode 33 through the load, the goo 1 to electrode G1 Although no control voltage is applied between the gate electrode G2 and the source electrode 32, no current is supplied to the load when a control voltage of a required value with the gate electrode G2 side negative is applied between the goo 1 electrode G2 and the source electrode 32.

（１−５Ｇ）上述した（１−ＩＢ）及び（１−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、グ
ー１〜電極Ｇ１及びソース電極３２間にゲート電極Ｇ１
側を正とづる所要の値の制御電圧を印加するが、ゲート
電極Ｇ２及びソース電極３２間に制御電圧を印加しない
とき 上述した第１のチャンネル電流と、上述した第２のチャ
ンネル電流との和の電流、従って上述した第１の負荷電
流が負荷に供給される。(1-5G) In the cases of (1-IB) and (1-2A) described above, with the required power supply connected between the source electrode 32 and the drain electrode 33 through the load, and the gate electrode G1 between the source electrode 32
When a control voltage of a required value is applied with the side being positive, but when no control voltage is applied between the gate electrode G2 and the source electrode 32, the sum of the above-mentioned first channel current and the above-mentioned second channel current. , and thus the above-mentioned first load current is supplied to the load.

（１−５Ｄ）上述した（１−ＩＢ）及び（１−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態ぐ、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を正とする制御電圧を印加するとともに、グー１〜電極
Ｇ２及びソース電極３２間にゲート電極Ｇ２側を負とす
る制御電圧を印加するとき 上述した第１のチャンネル電流のみが、従って上述した
第２の負荷電流が負荷に供給される。(1-5D) In the cases (1-IB) and (1-2A) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source When applying a control voltage with the gate electrode G1 side being positive between the electrodes 32 and applying a control voltage with the gate electrode G2 side being negative between the goo 1 to electrode G2 and the source electrode 32, the above-mentioned first channel Only current, thus the second load current mentioned above, is supplied to the load.

＜１−６Ａ）上述した（１−ＩＢ）及び（１−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間、及びグー１〜電極
Ｇ２及びソース電極３２間にともに制御電圧を印加しな
いとき 電流が負荷に供給されない。<1-6A) In the cases (1-IB) and (1-2B) described above, the gate electrode G1 and the source When a control voltage is not applied between the electrodes 32 and between the goo 1 to electrode G2 and the source electrode 32, no current is supplied to the load.

（１−６Ｂ）上述した（１−１Ｂ＞及び（１−２Ｂ＞の
場合においで、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間に制御電圧を印加し
ないが、ゲート電極Ｇ２及びソース電極３２間にゲート
電極Ｇ２側を正とする所要の値の制御電圧を印加すると
き 上述した第２のチャシネ／１フ？ｌＸ流のみが、従って
上述した第３の負荷電流が負荷に供給される。(1-6B) In the cases of (1-1B> and (1-2B>) described above, the gate electrode G1 and When a control voltage is not applied between the source electrode 32, but a control voltage of a required value with the gate electrode G2 side being positive is applied between the gate electrode G2 and the source electrode 32, the above-mentioned second channel/1 frame Only current, and thus the third load current mentioned above, is supplied to the load.

（１−６０）上述した（１−ＩＢ）及び（１−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を正とする所要の値の制御電圧を印加するが、ゲート電
極Ｇ２及びソース電極３２問に制御電圧を印加しないと
き 上述した第１のチャンネル電流のみが、従って上述した
第２の負荷電流が負荷に供給される。(1-60) In the cases (1-IB) and (1-2B) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source A control voltage of a required value is applied between the electrodes 32 with the gate electrode G1 side being positive, but when no control voltage is applied to the gate electrode G2 and the source electrode 32, only the above-mentioned first channel current, therefore, the above-mentioned The second load current is supplied to the load.

（１−６Ｄ）上述した（１−ＩＢ）及び（１−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を正とする制御電圧を印加するとともに、グー１〜電極
Ｇ２及びソース電極３２間にゲート電極Ｇ２側を正とす
る制御電圧を印加するとき 上述した第１のチャンネル電流と、上述した第２のチャ
ンネル電流どの和の電流、従って上述した第１の負荷電
流が負荷に供給される。(1-6D) In the cases (1-IB) and (1-2B) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source When applying a control voltage with the gate electrode G1 side being positive between the electrodes 32 and applying a control voltage with the gate electrode G2 side being positive between the goo 1 to electrode G2 and the source electrode 32, the above-mentioned first channel The sum of the current and the above-mentioned second channel current, and therefore the above-mentioned first load current, is supplied to the load.

従って、第３図〜第５図に示す本願第１番目の発明によ
る電界効果トランジスタによれば、ソース電極３２及び
ドレイン電極３３間に所要の電源を接続しでいる状態で
、ゲート電ｔ！ｉＧ１及びソース電極３２間に制御電圧
を印加させたり、印加させなかったりＪる電圧制御と、
ゲート電極Ｇ２及びソース電極３２間に制御電圧を印加
させたり、印加させなかったりする電圧制御との何れか
一方または双方をすることによって、負荷に電流を供給
したり、供給しなかったりする電流制御をすることがで
きる。Therefore, according to the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5, when a required power source is connected between the source electrode 32 and the drain electrode 33, the gate voltage t! Voltage control to apply or not apply a control voltage between iG1 and the source electrode 32;
Current control that supplies or does not supply current to the load by applying or not applying a control voltage between the gate electrode G2 and the source electrode 32, and applying or not applying a control voltage. can do.

ところで、負荷に電流が供給される場合、その電流は、
上述したように、上述した電子蓄積層Ｅ１及びＥ２の何
れか一方または双方を通って電子が移動することによっ
て得られる。一方電子蓄積層Ｅ１は比較的低い不純物濃
度を右Ｊる半導体ＦＪ７に５の半導体層に３側で形成さ
れている。また電子蓄積層Ｅ２は半導体層に６の半導体
１ｆｆｌＫ８側で形成されている。このため、電子蓄ｆ
ｉ層Ｅ１及びＥ２を移動する電子は、第１図に示す従来
の電界効果トランジスタの場合と同様に、不必要に不純
物によって散乱を受番プない。By the way, when current is supplied to the load, the current is
As described above, it is obtained by electrons moving through either or both of the electron storage layers E1 and E2 described above. On the other hand, the electron storage layer E1 is formed on the third side of the semiconductor layer FJ7, which has a relatively low impurity concentration. Further, the electron storage layer E2 is formed on the semiconductor layer 6 on the semiconductor 1fflK8 side. For this reason, electronic storage f
Electrons moving through the i-layers E1 and E2 are not unnecessarily scattered by impurities, as in the conventional field effect transistor shown in FIG.

このため、第３図〜第５図に示す本願第１番目の発明に
よる電界効果トランジスタの場合、電子蓄積層Ｅ１及び
Ｅ２の何れか一方または双方を上述したように移動する
電子の移動速度が速いため、第１図に示す従来の電界効
果トランジスタの場合と同様に、上述した電流制御を高
速度で得ることができる。Therefore, in the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5, the moving speed of electrons moving through one or both of the electron storage layers E1 and E2 is fast as described above. Therefore, as in the case of the conventional field effect transistor shown in FIG. 1, the above-described current control can be achieved at high speed.

また、第３図〜第５図に示す本願第１番目の発明による
電界効果トランジスタの場合、負荷に電流が供給される
場合、その電流は、上述した第１及び第２のチャンネル
電流の和でなる第１の負荷電流と、上述した第１のチャ
ンネル電流のみでなる第２の負荷電流と、上述した第２
のチャンネル電流のみでなる第３の負荷電流との３つの
負荷電流中の何れかで、負荷に供給される。Further, in the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5, when a current is supplied to the load, the current is the sum of the first and second channel currents described above. a first load current consisting of only the above-mentioned first channel current, and a second load current consisting of only the above-mentioned first channel current;
The load is supplied with any one of three load currents, with a third load current consisting only of channel currents.

ところで、半導体層に５及びに６は、ともに比較的低い
不純物濃度を有しているが、半導体層に６が半導体ＩＫ
５とは異なる比較的低い不純物濃度を有している（上側
の場合、半導体層に６が半導体層に５に比し僅かに高い
不純物を有している）。このため、上述した半導体層に
５側の電子蓄積層Ｅ１を通って移動する電子の移動速度
と、上述した半導体層に６側の電子蓄積層Ｅ２を通って
移動する電子の移動速度とが互に異なる（上側の場合、
前者の電子の移動速度が後者のそれに比し速い）。By the way, 5 and 6 in the semiconductor layer both have a relatively low impurity concentration, but 6 in the semiconductor layer has a semiconductor IK.
6 has a relatively low impurity concentration different from 5 (in the upper case, 6 has a slightly higher impurity concentration in the semiconductor layer than 5). Therefore, the moving speed of electrons moving into the semiconductor layer described above through the electron storage layer E1 on the 5th side and the moving speed of electrons moving into the semiconductor layer described above through the electron storage layer E2 on the 6th side are mutually compatible. (in the upper case,
The movement speed of electrons in the former is faster than that in the latter).

従って、上述した第１のチャンネル電流ど、上述した第
２のチャンネル電流との間に、値の差を有する（上側の
場合、前者の値が後者のそれに比し大である）。Therefore, there is a difference in value between the first channel current described above and the second channel current described above (in the upper case, the value of the former is larger than that of the latter).

よって、第３図〜第５図に示Ｊ一本願第１番目の発明に
よる電界効果トランジスタによれば、負荷に、互に異な
る予定の値を右する３つの負荷電流を、所望に応じて選
択的に供給することができる、という特徴を有する。Therefore, according to the field effect transistor according to the first invention shown in FIGS. 3 to 5, three load currents having mutually different scheduled values can be selected as desired for the load. It has the characteristic that it can be supplied in a number of ways.

また、第３図〜第５図に示す本Ｗｒ１第１番目の発明に
よる電界効果１〜ランジスタによれば、上述した特徴を
、半導体層Ｋｌ、Ｋ２．に３．に５、に６及びに８が順
次積層されている半導体ｖ４層体３１と、半導体積層体
３１内に形成されている半導体領域Ｑ１及びＱ２と、半
導体層に１にオーミックに（＝Ｊされたゲート電極Ｇ１
と、半導体層に８にショッ１−キ接合を形成するように
付されたゲート電極Ｇ２とからなる極めて簡単な構成で
得ることができる、という特徴を有する。Further, according to the field effect transistor 1 to the transistor according to the first invention of Wr1 shown in FIGS. 3. A semiconductor V4 layered body 31 in which layers 5, 6 and 8 are laminated in sequence, semiconductor regions Q1 and Q2 formed in the semiconductor layered body 31, and semiconductor layers 1 and 1 are ohmicly (=J) Gate electrode G1
and a gate electrode G2 attached to the semiconductor layer 8 to form a Schottky junction.

次に、第６図〜第８図を伴なって、本願第２番目の発明
ににる電界効果１〜ランジスタの一例を述べよう。Next, an example of the field effect 1 to transistor according to the second invention of the present application will be described with reference to FIGS. 6 to 8.

第６図〜第８図において、第３図〜第５図に示す本願第
１番目の発明による電界効果トランジスタとの対応部分
には同一符号をｆＮＪシて、詳細説明を省略する。In FIGS. 6 to 8, parts corresponding to those of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5 are designated by the same reference numerals fNJ, and detailed description thereof will be omitted.

本願第２番目の発明による電界効果トランジスタは、第
３図〜第５図に示づ本願第１番目の発明による電界効果
トランジスタにおいて、半導体積層体３１が、半導体層
に３及びに５間に比較的小さな電子親和）ｊを有し、且
つ比較的低い不純物濃度を有する、比較的薄い厚さを有
する半導体層に４を介挿しているとともに、半導体層に
６及びに８間に、比較的小さな電子親和力を有し、且つ
比較的低い不純物濃度を有する、比較的薄い厚さを右す
る半導体層に７を介挿していることを除いて、第３図〜
第５図に示す本願第１番目の発明による電昇効果］・ラ
ンジスタの場合と同様の構成を有する。The field effect transistor according to the second invention of the present application is the field effect transistor according to the first invention of the present application shown in FIGS. 4 is inserted into a relatively thin semiconductor layer having a relatively small electron affinity) j and a relatively low impurity concentration, and a relatively small 3 to 3 except that 7 is inserted in a relatively thin semiconductor layer having electron affinity and a relatively low impurity concentration.
Electrophoresis effect according to the first invention of the present application shown in FIG. 5] - It has a configuration similar to that of a transistor.

なお、上述した半導体層に４は、エピタキシャル成長法
によって形成された、例えば半導体層に３と同様の不純
物ノンドープの結晶ＡＡ、Ｇａ１づＡｓ　　（ｏ＜ｙ　
＜１）でなる層とし得る。また、半導体層に７は、エピ
タキシャル成長法によって形成された、例えば半導体層
に８と同様の不純物ノンドープの結晶ＡＬ２Ｇａ１−２
．ＡＳ（Ｏ＜ｚ＜１）でなる層とし得る。Note that 4 in the semiconductor layer described above is formed by an epitaxial growth method, for example, the same impurity-free crystal AA, Ga1ZAs (o<y
<1). Further, 7 in the semiconductor layer is a non-doped crystal AL2Ga1-2 similar to 8 in the semiconductor layer, which is formed by epitaxial growth.
．． The layer may be formed of AS (O<z<1).

以上が、本願第２番目の発明による電界効果１ヘランジ
スタの一例構成である。The above is an example of the configuration of the field effect one helangistor according to the second invention of the present application.

このような構成を有する電界効果トランジスタの場合、
それが上述した事項を除いて第３図〜第５図に示す本願
第１番目の発明による電界効果トランジスタの場合と同
様であるので、詳１１１１説明は省略するが、次の（１
−ＩＡ）、（２−ＩＢ）、（２−２Ａ）及び（２−２Ｂ
）の各場合において、次の機能が得られる。In the case of a field effect transistor having such a configuration,
Since this is the same as the field effect transistor according to the first invention of the present application shown in FIGS.
-IA), (2-IB), (2-2A) and (2-2B
), the following functions are obtained:

（２−ＩＡ）第３図〜第５図に示ゴ木願Ｍ１番目の発明
による電界効果トランジスタの場合で上述した（１−Ｉ
Ａ）の場合 上述した半導体層に５．に３及びに４が、それぞれ第２
図に示す従来の電界効果トランジスタにおける半導体層
２，３及び２１に対応しているので、半導体層に３の半
導体層に４側にお【プるｎ形不純物は、第２図に示す従
来の電界効果トランジスタで上述したのに準じて、電子
を、半導体層に５の半導体層に４側に放出している。従
って半導体層に３の半導体層に４側に、ｎ形不純物イオ
ンを有している。また、半導体層に５の半導体層に４側
に、電子を蓄積している電子蓄積層Ｅ１を形成している
。(2-IA) In the case of the field effect transistor according to the first invention shown in FIGS. 3 to 5, (1-I
In the case of A), 5. 3 and 4 are respectively the second
This corresponds to semiconductor layers 2, 3, and 21 in the conventional field effect transistor shown in the figure, so the n-type impurity injected into the semiconductor layer 3 on the side 4 of the semiconductor layer 3 corresponds to the semiconductor layer 2, 3, and 21 in the conventional field effect transistor shown in FIG. In the same way as described above for the field effect transistor, electrons are emitted to the semiconductor layer 4 side of the semiconductor layer 5. Therefore, the semiconductor layer 3 has n-type impurity ions on the 4 side. Furthermore, an electron storage layer E1 that stores electrons is formed on the 4th side of the semiconductor layer 5.

このため、上述したソース電極３２及びドレイン電極３
３間に、負荷を通じて所要の電源を接続している状態で
、ゲート電極Ｇ１及びソース電極３２間に制御電圧を印
加していないとき、第３図〜第５図に示づ本願第１番目
の発明による電界効果トランジスタの場合と同様に、電
子が電子蓄積層Ｅ１内を通り、且つ半導体領域Ｑ１及び
Ｑ２を通って、ソース電極３２側からドレイン電極３３
側に、またはその逆に移動し、このため、電流が、電子
蓄Ｖ４層Ｅ１内を通り、且つ半導体領域Ｑ１及びＱ２を
通って、ソース７ｆｉ極３２側からドレイン電極３３側
に、またはその逆に、第１のチャンネル電流として流れ
る。Therefore, the source electrode 32 and drain electrode 3 described above
3, when a required power source is connected through the load and no control voltage is applied between the gate electrode G1 and the source electrode 32, as shown in FIGS. As in the case of the field effect transistor according to the invention, electrons pass through the electron storage layer E1 and the semiconductor regions Q1 and Q2 from the source electrode 32 side to the drain electrode 33.
Therefore, the current passes through the electron storage V4 layer E1 and through the semiconductor regions Q1 and Q2 from the source 7fi electrode 32 side to the drain electrode 33 side, or vice versa. flows as the first channel current.

しかしながら、このような状態がら、ゲート電極Ｇ１及
びソース電極３２間に、ゲート電極Ｇ１側を負とする所
要の値の制御電圧を印加すれば、半導体層に２及びに３
間のＰＮ接合Ｊ２３から半導体層に４を通って半導体層
に５内に達する空乏層が形成されている状態になる。こ
のため、第３図〜第５図に示す本願第１番目の発明によ
る電界効果トランジスタの場合と同様に、電子蓄積層Ｅ
１内を上述したように移動する電子が得られず、よって
電子蓄積層Ｅ１内を上述したように流れる第１のチャン
ネル電流が得られなくなる。However, in such a state, if a control voltage of a required value with the gate electrode G1 side being negative is applied between the gate electrode G1 and the source electrode 32, the semiconductor layer 2 and 3
A depletion layer is formed in the semiconductor layer from the PN junction J23 in between through 4 and into the semiconductor layer 5. Therefore, as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5, the electron storage layer E
Therefore, the first channel current flowing in the electron storage layer E1 as described above cannot be obtained.

（２−ＩＢ）第３図〜第５図に示す本願第１番目の発明
による電界効果トランジスタの場合で上述した（１−Ｉ
Ｂ）の場合 上述したソース電極３２及びドレイン電極３３間に、負
荷を通じて所要の電源を接続している状態で、ゲート電
極Ｇ１及びソース電極３２間に制御電圧を印加していな
いとき、第３図〜第５図に示す本願第１番目の発明によ
る電界効果］・ランジスタの場合と同様に、電子蓄積層
Ｅ１を上述したように移動する電子が得られず、このた
め電子蓄積層Ｅ１内を上述したように流れる第１のチャ
ンネル電流が得られない。(2-IB) As described above in the case of the field effect transistor according to the first invention of the present application shown in FIGS.
In the case of B), when a required power source is connected between the source electrode 32 and the drain electrode 33 through the load, and no control voltage is applied between the gate electrode G1 and the source electrode 32, as shown in FIG. ~Field effect according to the first invention of the present application shown in FIG. 5] - As in the case of a transistor, electrons that move through the electron storage layer E1 as described above cannot be obtained, and therefore the inside of the electron storage layer E1 cannot be moved as described above. The first channel current flowing as shown in the figure cannot be obtained.

しかしながら、このような状態から、ゲート電極Ｇ１及
びソース電極３２間に、ゲート電極Ｇ１側を正とする所
要の値の制御電圧を印加すれば、半導体層に２及び１〈
３間のＰＮ接合Ｊ２３から半導体層に４を通って半導体
層に５内に達する空乏層が形成されていない状態になる
。このため、第３図〜第５図に示す本願第１番目の発明
による電界効果トランジスタの場合と同様に、電子蓄積
層［１内を上述したように移動する電子が得られ、よる
で電子蓄積層Ｆ１内を上述したように流れる第１のチャ
ンネル電流が得られる。However, in such a state, if a control voltage of a required value is applied between the gate electrode G1 and the source electrode 32 with the gate electrode G1 side being positive, 2 and 1<
A depletion layer extending from the PN junction J23 between 3 and 4 to the semiconductor layer 5 is not formed in the semiconductor layer. Therefore, as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. A first channel current is obtained which flows in the layer F1 as described above.

（２−２Ａ）第３図〜第５図に承り本願第１番目の発明
による電界効果トランジスタの場合で上述した（１−２
Ａ）の場合 上述した半導体１ｆｆｌＫ６’、に７及びに８が、それ
ぞれ第２図に示寸従来の電界効果トランジスタにＪシ【
ノる半導体１ｆｆｉ２．２１及び３に対応しているので
、半導体層に８の半導体層に７側におけるｎ形不純物が
、第１図に示す従来の電界効果トランジスタで上述した
のに準じて、電子を、半導体層に６の半導体層に７側に
放出している。従って半導体層に８の半導体層に７側に
、ｎ形不純物イオンを有している。また、半導体層に６
の半導体層に７側に、電子を蓄積している電子蓄積層Ｅ
２を形成している。(2-2A) In accordance with FIGS. 3 to 5, the above-mentioned (1-2
In the case of A), the semiconductors 1fflK6', 27 and 8 described above are replaced by a conventional field effect transistor with the dimensions shown in FIG.
Since the semiconductor layer corresponds to 1ffi 2.21 and 3, the n-type impurity on the semiconductor layer 7 side of the semiconductor layer 8 can be used for electrons as described above in the conventional field effect transistor shown in FIG. is emitted to the semiconductor layer 6 to the semiconductor layer 7 side. Therefore, the semiconductor layer 8 has n-type impurity ions on the 7 side. In addition, 6
An electron storage layer E that stores electrons on the 7 side of the semiconductor layer of
2 is formed.

このため、上述したソース電極３２及びドレイン電極３
３間に負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ２及びソース電極３２間に制御電圧を印加
していないとき、第３図〜第５図に示づ本願第１番目の
発明による電界効果トランジスタの場合と同様に、電子
が電子蓄積層Ｅ２内を通り、且つ半導体領域Ｑ１及びＧ
２を通って、ソース電極３２側からドレイン電極３３側
に、またはその逆に移動し、このため、電流が、電子蓄
積層Ｅ１内を通り、且つ半導体領域Ｑ１及びＧ２を通っ
て、ソース電極３２側からドレイン電極３３側に、また
はその逆に、第２のチャンネル電流として流れる。Therefore, the source electrode 32 and drain electrode 3 described above
With the required power supply connected through the load between
When no control voltage is applied between the gate electrode G2 and the source electrode 32, electrons are transferred to the electron storage layer E2 as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5. passing through the semiconductor regions Q1 and G
2, the current moves from the source electrode 32 side to the drain electrode 33 side, or vice versa, so that the current passes through the electron storage layer E1 and the semiconductor regions Q1 and G2, and moves from the source electrode 32 side to the drain electrode 33 side, or vice versa. A second channel current flows from the drain electrode 33 side to the drain electrode 33 side or vice versa.

しかしながら、このような状態から、ゲート電極Ｇ２及
びソース電極３２間に、ゲート電極Ｇ２側を負とする所
要の値の制御電圧を印加すれば、半導体層］く８及びグ
ー１〜電極０２間のショットキ接合３５から半導体層］
（７を通って半導体Ｆ４に６内に達する空乏層が形成さ
れている状態になる。このため、第３図〜第５図に示す
本願第１番目の発明による電界効果ｊ−ランジスタの場
合と同様に、電子蓄積層Ｅ２内を上述したように移動す
る電子が得られず、よって電子蓄積層Ｅ２内を上述した
ように流れる第２のチャンネル電流が得られなくなる。However, in such a state, if a control voltage of a required value is applied between the gate electrode G2 and the source electrode 32, with the gate electrode G2 side being negative, the voltage between the semiconductor layer 8 and the electrode 02 is Semiconductor layer from Schottky junction 35]
(A depletion layer is formed in the semiconductor F4 through 7 and reaching inside 6. Therefore, in the case of the field effect j-transistor according to the first invention of the present application shown in FIGS. 3 to 5, Similarly, electrons that move within the electron storage layer E2 as described above cannot be obtained, and therefore, the second channel current that flows within the electron storage layer E2 as described above cannot be obtained.

（２−２８）第３図〜第５図に示す本願第１番目の発明
による電界効果Ｉ−ランジスタの場合で上述した（１−
２Ｂ）の場合 上述したソース電極３２及びドレイン電極３３間に、負
荷を通じて所要の電源を接続している状態で、ゲート電
極Ｇ２及びソース電極３２間に制御電圧を印加していな
いとき、電子蓄積層Ｅ２を上述したように移動する電子
が得られず、このため電子蓄積層Ｅ２内を上述したよう
に流れる第２のチャンネル電流が得られない。(2-28) As described above in the case of the field effect I-transistor according to the first invention of the present application shown in FIGS.
In the case of 2B), when a required power source is connected between the source electrode 32 and the drain electrode 33 through the load, and no control voltage is applied between the gate electrode G2 and the source electrode 32, the electron storage layer Electrons moving through E2 as described above cannot be obtained, and therefore the second channel current flowing within the electron storage layer E2 as described above cannot be obtained.

しかしながら、このような状態から、ゲート電極Ｇ１及
びソース電極３２間に、ゲート電極Ｇ１側を正とする所
要の値の制御電圧を印加すれば、半導体層に８及びゲー
ト電極０２間のショットキ接合３５から半導体層に７を
通って半導体層に６内に達づる空乏層が形成されていな
い状態になる。However, in such a state, if a control voltage of a required value is applied between the gate electrode G1 and the source electrode 32 with the gate electrode G1 side being positive, a Schottky junction 35 between the semiconductor layer 8 and the gate electrode 02 is applied. From this, a depletion layer passing through 7 in the semiconductor layer and reaching inside 6 in the semiconductor layer is not formed.

このため、第３図〜第５図に示す本願第１番目の発明に
よる電界効果１〜ランジスタの場合と同様に、電子蓄積
層Ｅ２内を上述したように移動する電子が得られ、よっ
て電子蓄積層Ｅ２内を上述したように流れる第２のチャ
ンネル電流が得られる。Therefore, as in the case of the field effect transistor 1 to transistor according to the first invention shown in FIGS. A second channel current is obtained which flows in the layer E2 as described above.

従って、第６図〜第８図に示す本願第２番目の発明にに
る電界効果トランジスタによれば、次の（１−３Ａ）〜
（２−３Ｄ）、（２−４Ａ）〜（２−４０）、（２’−
５Ａ）〜（２−５Ｄ）及び（２−６Ａ）〜（２−６Ｄ）
の各場合において、次の機能が得られる。Therefore, according to the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8, the following (1-3A) to
(2-3D), (2-4A) to (2-40), (2'-
5A) to (2-5D) and (2-6A) to (2-6D)
In each case, the following functionality is obtained:

（２−３Ａ）上述した（２’−ＩＡ）及び（２−２Ａ＞
の場合において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間、及びゲート電極
Ｇ２及びソース電極３２間にともに制御電圧を印加しな
いとき 第３図〜第５図に示１本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流と、上述した第２のチャンネル電流との和でな
る第１の負荷電流が負荷に供給される。(2-3A) (2'-IA) and (2-2A>
In this case, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
When no control voltage is applied between the gate electrode G1 and the source electrode 32, and between the gate electrode G2 and the source electrode 32, the same as in the case of the field effect transistor according to the first invention shown in FIGS. 3 to 5. Then, a first load current consisting of the sum of the above-mentioned first channel current and the above-mentioned second channel current is supplied to the load.

（２−３Ｂ＞上述した（２−ＩＡ）及び（２−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、グ
ー１〜電極Ｇ１及びソース電極３２間に制御電圧を印加
しないが、ゲート電極Ｇ２及びソース電極３２間にグー
１へ電極Ｇ２側を負とする所要の値の制御電圧を印加す
るとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流のみでなる第２の負荷電流が負荷に供給される
。(2-3B> In the case of (2-IA) and (2-2A) described above, with the required power source connected between the source electrode 32 and the drain electrode 33 through the load, the goo 1 to electrode G1 3 to 5 when a control voltage is not applied between the gate electrode G2 and the source electrode 32, but a control voltage of a required value is applied between the gate electrode G2 and the source electrode 32 to make the electrode G2 side negative. As in the case of the field effect transistor according to the first aspect of the present invention shown in FIG.

（２−３０）上述した（２−ＩＡ）及び（２−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を負とする所要の値の制御電圧を印加するが、ゲート電
極Ｇ２及びソース電極３２間に制御電圧を印加しないと
き 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第２のチャン
ネル電流のみでなる第３の負荷電流が負荷に供給される
。(2-30) In the cases (2-IA) and (2-2A) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source When a control voltage of a required value is applied between the electrodes 32 with the side of the gate electrode G1 being negative, but no control voltage is applied between the gate electrode G2 and the source electrode 32. As in the case of the field effect transistor according to the second aspect of the invention, a third load current consisting only of the second channel current described above is supplied to the load.

（２−３Ｄ）上述した（２−ＩＡ）及び（２−２Ａ＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にグー１〜電極Ｇ１
側を負とする制御電圧を印加するとともに、ゲート電極
Ｇ２及びソース電極３２間にゲート電極Ｇ２側を負とす
る制御電圧を印加するとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、電流が０荷に供給され
ない。(2-3D) In the cases of (2-IA) and (2-2A> described above, the gate electrode G1 and the source Goo 1 to electrode G1 between electrodes 32
The first invention of the present application shown in FIG. 3 to FIG. As in the case of field effect transistors, no current is supplied to the zero charge.

（２−４Ａ）上述した（２−ＩＡ）及び（２−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、グ
ー１〜電極Ｇ１及びソース電極３２間、及びゲート電極
Ｇ２及びソース電極３２間にどもに制御電圧を印加しな
いとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流のみが、従って上述した第２の負荷電流が負荷
に供給される。(2-4A) In the cases (2-IA) and (2-2B) described above, in a state where a required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the goo 1 to electrode G1 and when no control voltage is applied between the gate electrode G2 and the source electrode 32, and between the gate electrode G2 and the source electrode 32, as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. Only the first channel current, and therefore the second load current mentioned above, is supplied to the load.

＜２−４Ｂ）上述した（２−ＩＡ）及び（２−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間に制御電圧を印加し
ないが、ゲート電極Ｇ２及びソース電極３２間にゲート
電極Ｇ２側を正とする所要の値の制御電圧を印加すると
き 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流と、上述した第２のチャンネル電流との和の電
流、従って上述した第１の負荷電流が負荷に供給される
。<2-4B) In the cases (2-IA) and (2-2B) described above, the gate electrode G1 and the source When a control voltage is not applied between the electrodes 32, but a control voltage of a required value is applied between the gate electrode G2 and the source electrode 32, with the gate electrode G2 side being positive. As in the case of the field effect transistor according to the second aspect of the invention, the sum of the above-mentioned first channel current and the above-mentioned second channel current, and therefore the above-mentioned first load current, is supplied to the load.

（２−４Ｇ）上述した（２−ＩＡ）及び（２−２Ｂ）の
場合において、ソース電極３２及びドレイン電ｔＩｌｉ
３３間に、負荷を通じて所要の電源を接続している状態
で、ゲート電極Ｇ１及びソース電極３２間にゲート電極
Ｇ１側を負とする所要の値の制御電圧を印加するが、ゲ
ート電極Ｇ２及びソース電極３２間に制御電圧を印加し
ないとき 第３図〜第５図に示ず本願第１番目の発明による電界効
果トランジスタの場合と同様に、電流が負荷に供給され
ない。(2-4G) In the cases (2-IA) and (2-2B) described above, the source electrode 32 and the drain voltage tIli
33, a control voltage of a required value is applied between the gate electrode G1 and the source electrode 32 with the gate electrode G1 side being negative with a required power supply connected through the load. When no control voltage is applied between the electrodes 32, no current is supplied to the load, similar to the case of the field effect transistor according to the first aspect of the present invention, which is not shown in FIGS. 3 to 5.

（２−４０）上述した（２−ＩＡ）及び（２−２Ｂ＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極０１及びソース電極３２間にゲート電極Ｇ１側
を負とする制御電圧を印加するとともに、ゲート電極０
２及びソース電極３２間にゲート電極Ｇ２側を正とする
制御電圧を印加するどき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第２のチャン
ネル電流のみが、従って上述した第３の負荷電流が負荷
に供給される。(2-40) In the cases of (2-IA) and (2-2B> described above, the gate electrode 01 and the source A control voltage with the gate electrode G1 side being negative is applied between the electrodes 32, and the gate electrode 0
When a control voltage with the gate electrode G2 side being positive is applied between the gate electrode G2 and the source electrode 32, as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. Only the channel current of , and thus the third load current mentioned above, is supplied to the load.

（２−５Ａ）上述した（２−１８）及び（２−２Ａ＞の
場合にＪ３いて、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間、及びグー１〜電
極Ｇ２及びソース電極３２間にともに制御電圧を印加し
ないとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述したした第２のチ
ャンネル電流のみが、従って上述した第３の負荷電流が
負荷に供給される。(2-5A) In the case of (2-18) and (2-2A> mentioned above, J3 is used, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
When no control voltage is applied between the gate electrode G1 and the source electrode 32, and between the electrode G2 and the source electrode 32, the case of the field effect transistor according to the first invention of the present application shown in FIGS. Similarly, only the second channel current mentioned above and thus the third load current mentioned above is supplied to the load.

（２−５Ｂ）上述した（’　２−　Ｉ　Ｂ　）及び（２
−２Ａ）の場合において、ソース電極３２及びドレイン
電極３３間に、負荷を通じて所要の電源を接続している
状態で、ゲート電極Ｇ１及びソース電極３２間に制御電
圧を印加しないが、ゲート電４ＮＧ２及びソース電極３
２間にゲート電極Ｇ２側を負と覆る所要の値の制御電圧
を印加するとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、電流が負荷に供給され
ない。(2-5B) (' 2- I B ) and (2-I B ) mentioned above
-2A), with the required power supply connected between the source electrode 32 and the drain electrode 33 through the load, no control voltage is applied between the gate electrode G1 and the source electrode 32, but the gate electrode 4NG2 and Source electrode 3
When a control voltage of a required value that makes the gate electrode G2 side negative is applied between 2 and 2, the current flows to the load as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5. Not supplied.

（２−５Ｃ）上述した（２−ＩＢ）及び（２−２Ａ＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を正とづる所要の値の制御電圧を印加するが、グー１〜
電極Ｇ２及びソース電極３２間に制御電圧を印加しない
どき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流と、上述した第２のチャンネル電流との和の電
流、従って上述した第１の負荷電流が負荷に供給される
。(2-5C) In the cases of (2-IB) and (2-2A> described above, the gate electrode G1 and the source A control voltage of a required value is applied between the electrodes 32, with the side of the gate electrode G1 being positive.
When no control voltage is applied between the electrode G2 and the source electrode 32, the above-mentioned first channel current and the above-mentioned The current summed with the second channel current and thus the first load current mentioned above is supplied to the load.

（２−５Ｄ）上述した（２−ＩＢ）及び（２−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を正とする制御電圧を印加するとともに、ゲート電極Ｇ
２及びソース電極３２間にゲート電極Ｇ２側を負とする
制御電圧を印加するとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチせン
ネル電流のみが、従って上述した第２の負荷電流が負荷
に供給される。(2-5D) In the cases (2-IB) and (2-2A) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source A control voltage with the gate electrode G1 side being positive is applied between the electrodes 32, and the gate electrode G
When applying a control voltage with the gate electrode G2 side being negative between the gate electrode G2 and the source electrode 32, as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. only the channel current, and thus the second load current mentioned above, is supplied to the load.

（２−６Ａ）上述した（２−ＩＢ）及び（２−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間、及びゲート電極Ｇ
２及びソース電秤３２間にともに制御電圧を印加しない
とき 第３図〜第５図に示す本願第１番目の発明による電昇効
果トランジスタの場合と同様に、電流が負荷に供給され
ない。(2-6A) In the cases (2-IB) and (2-2B) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source Between the electrodes 32 and the gate electrode G
When no control voltage is applied between both the power balance 2 and the source power balance 32, no current is supplied to the load as in the case of the charge effect transistor according to the first invention of the present application shown in FIGS. 3 to 5.

（１−６Ｂ）上述した（２−ＩＢ）及び（２−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、グ
ー１〜電極０１及びソース電極３２間に制御電圧を印加
しないが、ゲート電極Ｇ２及びソース電極３２間にゲー
ト電極Ｇ２側を正とする所要の値の制御電圧を印加する
とき 第３図〜第５図に示１本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第２のヂレン
ネル電流のみが、従って上述した第３の負荷電流が負荷
に供給される。(1-6B) In the cases of (2-IB) and (2-2B) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, When a control voltage is not applied between the gate electrode G2 and the source electrode 32, but a control voltage of a required value with the gate electrode G2 side being positive is applied between the gate electrode G2 and the source electrode 32, as shown in FIGS. As in the case of the field effect transistor according to the first aspect of the present invention, only the above-mentioned second derenner current and therefore the above-mentioned third load current are supplied to the load.

（２−６０）上述した（２−１Ｂ）及び（２−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を正とする所要の１直の制御電圧を印加するが、ゲート
電極Ｇ２及びソース電極３２間に制御電圧を印加しない
とぎ 第３図〜第５図に示す本願第１番目の発明による電界効
果１〜ランジスタの場合と同様に、上述した第１のチャ
ンネル電流のみが、従って上述した第２の負荷電流が負
荷に供給される。(2-60) In the cases (2-1B) and (2-2B) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source A required one-cycle control voltage is applied between the electrodes 32 with the gate electrode G1 side being positive, but no control voltage is applied between the gate electrode G2 and the source electrode 32. As in the case of the field effect transistor according to the first invention, only the above-mentioned first channel current and therefore the above-mentioned second load current are supplied to the load.

（２−６Ｄ）上述した（２−ＩＢ）及び（２−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を正とする制御電圧を印加するとともに、ゲート電極Ｇ
２及びソース電極３２間にゲート電極Ｇ２側を正とする
制御電圧を印゛加するとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流と、上述した第２のチャンネル電流との和の電
流、従って上述した第１の負荷電流が負荷に供給される
。(2-6D) In the cases of (2-IB) and (2-2B) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source A control voltage with the gate electrode G1 side being positive is applied between the electrodes 32, and the gate electrode G
When a control voltage with the gate electrode G2 side being positive is applied between the gate electrode G2 and the source electrode 32, as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. A current that is the sum of the first channel current and the above-mentioned second channel current, and therefore the above-mentioned first load current, is supplied to the load.

従って、第６図・〜第８図に示づ本願第２番目の発明に
よる電界効果トランジスタによれば、詳細説明は省略す
るが、第３図〜第５図に示ず本願第１番目の発明による
電界効果トランジスタの場合と同様の電流制御を、高速
度で得ることができる。Therefore, according to the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8, although a detailed explanation is omitted, Current control similar to that of field effect transistors can be obtained at high speed.

また、第６図〜第８図に示す本願第２番目の発明にＪこ
る電界効果１〜ランジスタの場合も、第３図〜第５図に
示す本願第１番目の発明による電界効果トランジスタの
場合と同様に、負荷に、互に異なる予定の値を有する３
つの負荷電流を、所望に応じて選択的に供給することが
できる、という特徴を有覆る。Furthermore, in the case of the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8, and in the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5, Similarly, the load has three different scheduled values.
It has the feature that two load currents can be selectively supplied as desired.

さらに、第６図〜第８図に示す本願第２番目の発明によ
る電界効果トランジスタの場合、上述したように、半導
体層に３の半導体層に４側、及び半導体層に８の半導体
層に７側にｎ形不純物イオンを右ツる。従って、このｎ
形不純物イオンは、半導体層に５の半導体層に４側及び
半導体層に６の半導体層に７側にそれぞれ形成されてい
る電子蓄ＭＩｌｆｆｌＥ１及びＥ２に対し、それぞれ半
導体層に４及びに７の厚さを隔てた位置にある。このた
め、電子蓄Ｖ１層Ｅ１及びＥ２における電子に対するク
ーロンポテンシャルが、第３図〜第５図に示す本願第１
番目の発明による電界効果トランジスタの場合に比し小
さい。Furthermore, in the case of the field effect transistor according to the second invention of the present application shown in FIGS. Add n-type impurity ions to the right side. Therefore, this n
The type impurity ions have a thickness of 4 and 7 in the semiconductor layer, respectively, for electron storage MIlfflE1 and E2 formed on the 4 side of the semiconductor layer 5 and on the 7 side of the semiconductor layer 6, respectively. It is located across the street. Therefore, the Coulomb potential for electrons in the electron storage V1 layers E1 and E2 is
This is smaller than that of the field effect transistor according to the second invention.

従って、第６図〜第８図に示す本願第２番目の発明によ
る電界効果トランジスタの場合、第３図〜第５図に示す
本願第１番目の発明による電界効果トランジスタの場合
に比し、さらに上述した電流制御を高速度で得ることが
できる。Therefore, in the case of the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8, compared to the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5, The current control described above can be obtained at high speed.

また、第６図〜ｉ’Ｊ８図に承り本願第２番目の発明に
よる電界効果トランジスタによれば、上述した特徴を、
半導体層に１〜に８が順次１層されている半導体積層体
３１と、半導体積層体３１内に形成されている半導体領
域Ｑ１及びＱ２と、半導体層に１にＡ−ミックに付され
たゲート電極Ｇ１と、半導体ＦＪＫ８にショットキ接合
を形成するように付されたゲート電極Ｇ２とからなる極
めて簡単な構成で得ることができる、という特徴を有す
る。Further, according to the field effect transistor according to the second invention of the present application shown in FIGS. 6 to i'J8, the above-mentioned features are
A semiconductor stacked body 31 in which 1 to 8 are sequentially formed in a semiconductor layer, semiconductor regions Q1 and Q2 formed in the semiconductor stacked body 31, and a gate attached to 1 to A-mic in the semiconductor layer. It is characterized in that it can be obtained with an extremely simple configuration consisting of an electrode G1 and a gate electrode G2 attached to the semiconductor FJK8 so as to form a Schottky junction.

次に、第９図〜第１１図を伴なって、本願第３番目の発
明による電昇効果トランジスタの一例を述べよう。Next, an example of a charge effect transistor according to the third invention of the present application will be described with reference to FIGS. 9 to 11.

第９図〜第１１図において、第３図へ・第５図に示す本
願第１番目の発明による電界効果トランジスタとの対応
部分には同一符号を付して、詳細説明を省略する。In FIGS. 9 to 11, parts corresponding to those of the field effect transistor according to the first invention of the present application shown in FIGS.

本願第３番目の発明ににる電界効果トランジスタは、第
３図〜第５図に示す本願第１番目の発明による電界効果
トランジスタにおいで、半導体積層体３１が、半導体層
１り８上に形成された比較的高いｎ形従って、′Ｆ＋形
の不純物濃度を有する半導体層に９と、その半導体層に
９上に形成された、比較的高いｎ形従ってｎ”形の不純
物濃度を有する半導体層に１０とを有し、これに応じて
、上述した半導体領域Ｑ１及びＱ２が半導体層に１０か
ら半絶縁性半導体基板３０側に延長し、また、ソース電
極３２及びドレイン電極３３が、この場合の半導体領域
Ｑ１及びＱ２にオーミックに付され、さらに、ゲート電
極Ｇ２が半導体１ｆｆｉＫ１０にオーミック（ショット
キ接合を形成するようにではない）に付されていること
を除いて、第３図〜第５図に示す本願第１番目の発明に
よる電界効果トランジスタの場合と同様の構成を有する
。The field effect transistor according to the third invention of the present application is the field effect transistor according to the first invention of the present application shown in FIGS. a semiconductor layer formed on the semiconductor layer 9 and having a relatively high n-type, ie, 'F+ type, impurity concentration; 10 in the semiconductor layer, and accordingly, the semiconductor regions Q1 and Q2 described above extend from 10 to the semi-insulating semiconductor substrate 30 side, and the source electrode 32 and drain electrode 33 in this case extend from 10 to the semi-insulating semiconductor substrate 30 side. 3-5, except that the semiconductor regions Q1 and Q2 are ohmically attached, and the gate electrode G2 is ohmically attached (not so as to form a Schottky junction) to the semiconductor 1ffiK10. The structure is similar to that of the field effect transistor according to the first invention of the present application shown in FIG.

なお、上述した半導体ｆｆＫ８．に９及びに１０は、上
述した半導体層に１．に２及びに３の場合に準じて、半
導体層に８及びに９間のＰＮ接合Ｊ８９からそれぞれ半
導体層に８及びに９側に拡がっている空乏層と、半導体
層に９及びＫ１０間のＰＮ接合Ｊ９１０からそれぞれ半
導体層に９及びに１０側に拡がっている空”芝居とによ
って、半導体ＥＫ９及びに１０の全領域に空乏層を形成
し、且つ半導体層に８の半導体層に９側から半導体１ｆ
ｆｌＫ６内に達しているまたは達していない空乏層を形
成しているに十分な、互の厚さを有している。Note that the semiconductor ffK8. 9 and 10 are 1. in the semiconductor layer described above. According to cases 2 and 3, there is a depletion layer extending from the PN junction J89 between 8 and 9 in the semiconductor layer to the 8 and 9 sides, respectively, and a PN junction between 9 and K10 in the semiconductor layer. A depletion layer is formed in the entire region of the semiconductors EK9 and EK10 by the depletion layer extending from the junction J910 to the semiconductor layer 9 and 10 sides, respectively, and the semiconductor layer 8 is spread from the 9 side to the semiconductor layer 8. 1f
The mutual thickness is sufficient to form a depletion layer that extends or does not extend into flK6.

また、上述した半導体層に９は、エピタキシャル成長法
によって形成された、例えば半導体層に２と同様のｐ形
不純物のドープされた結晶Ａｌ、Ｇａ、−８Ａｓ　　（
０＜Ｘ　＜１’）でなる層どし得る。また、半導体層Ｋ
ＩＯは、エピタキシャル成長法によって形成された、例
えば半導体層に１と同様のｎ形不純物のドープされた結
晶ＱａＡｓでなる層とし得る。In addition, 9 in the semiconductor layer described above is formed by epitaxial growth, for example, crystal Al, Ga, -8As (
0<X<1'). In addition, the semiconductor layer K
The IO may be a layer formed by epitaxial growth, for example, of crystalline QaAs doped with an n-type impurity similar to 1 in the semiconductor layer.

以上が、本願第３番目の発明にＪ：る電界効果トランジ
スタの一例構成である。The above is an example configuration of a field effect transistor according to the third invention of the present application.

このような構成を有する電界効果トランジスタの場合、
それが上述した事項を除いて第３図〜第５図に示す本願
第１番目の発明による電界効果トランジスタの場合と同
様であるので、詳細説明は省略するが、次の＜３−ＩＡ
＞、（３−ＩＢ＞、（３−２Ａ）及び（３７２Ｂ）の各
場合において、次の機能が得られる。In the case of a field effect transistor having such a configuration,
Since this is the same as the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5 except for the matters mentioned above, the detailed explanation will be omitted, but the following <3-IA
>, (3-IB>, (3-2A) and (372B), the following function is obtained.

（３−ＩＡ）第３図〜第５図に示す本願第１番目の発明
による電界効果１〜ランジスタの場合で上述した（１−
ＩＡ）の場合 第３図〜第５図に示す本願第１番目の発明による電界効
果１〜ランジスタの場合と同様に、半導体ＨＫ５の半導
体層に３側に、電子を蓄積している電子蓄積層Ｅ１を形
成しているので、上述したソース電極３２及びドレイン
電極３３間に、負荷を通じて所要の電源を接続している
状態で、ゲート電極Ｇ１及びソース電極３２間に制御電
圧を印加していないとき、第３図〜第５図に示す本Ｉｌ
ｒ！第１番目の発明による電界効果トランジスタの場合
と同様に、電流が、電子蓄積層Ｅ１内を通り、且つ半導
体領域Ｑ１及びＧ２を通って、ソース電極３２側からド
レイン電極３３側に、またはその逆に、第１のチャンネ
ル電流として流れる。(3-IA) In the case of the field effect 1 to transistor according to the first invention of the present application shown in FIGS. 3 to 5, (1-IA)
In the case of IA), as in the case of the field effect transistor 1 to transistor according to the first invention of the present application shown in FIGS. E1 is formed, so when a required power source is connected between the source electrode 32 and the drain electrode 33 through the load, and no control voltage is applied between the gate electrode G1 and the source electrode 32. , the book Il shown in FIGS.
r! As in the case of the field effect transistor according to the first invention, current passes through the electron storage layer E1 and the semiconductor regions Q1 and G2 from the source electrode 32 side to the drain electrode 33 side, or vice versa. flows as the first channel current.

しかしながら、このような状態から、ゲート電極Ｇ１及
びソース電極３２間に、ゲート電極Ｇ１側を負とする所
要の値の制御電圧を印加ずれば、第３図〜第５図に示す
本Ｊｇｌ第１番目の発明による電界効果トランジスタの
場合と同様に、電子蓄ＶＪ層Ｅ１内を上述したように流
れる第１のチャンネル電流が１ｇられなくなる。However, from this state, if a control voltage of a required value is applied between the gate electrode G1 and the source electrode 32 with the gate electrode G1 side being negative, the Jgl 1 shown in FIGS. As in the case of the field effect transistor according to the second invention, the first channel current flowing in the electron storage VJ layer E1 as described above is no longer 1 g.

（３−ＩＢ）第３図〜第５図に示す本願第１番目の発明
による電界効果トランジスタの場合で上述した（１−１
８＞の場合 上述したソース電極３２及びドレイン電極３３間に、負
荷を通じて所要の電源を接続している状態で、ゲート電
極Ｇ１及びソース電極３２間に制御電圧を印加していな
いとき、第３図〜第５図に示ず本願第１Ｎ目の発明によ
る電界効果トランジスタの場合と同様に、電子蓄積層Ｅ
１内を上述したように流れる第１のチャンネル電流が得
られない。(3-IB) In the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5, (1-1
8> In the case of FIG. - As in the case of the field effect transistor according to the 1Nth invention of the present application, which is not shown in FIG.
1, the first channel current flowing as described above cannot be obtained.

しかしながら、このような状態から、グー１〜電極Ｇ１
及びソース電極３２間に、グー［・電極Ｇ１側を正とす
る所要の値の制御電圧を印加すれば、第３図〜第５図に
示す本願第１番目の発明による電界効果トランジスタの
場合と同様に、電子蓄積！１ＪＥｌ内を上述したように
流れる第１のチャンネル電流が得られる。However, from such a state, the electrodes G1 to G1
By applying a control voltage of a required value between the goo electrode G1 side and the source electrode 32, the field effect transistor according to the first invention of the present application shown in FIGS. Similarly, electronic accumulation! A first channel current is obtained that flows within 1JEl as described above.

（３−２Ａ）上述した半導体層に８及びに９間のＰＮ接
合Ｊ８９．及び半導体層に９及びに１０間のＰＮ接合Ｊ
９１０から拡がっている空乏層によって、半導体１ｆｆ
ｌＫ９及びに１０に空乏層が形成され且つ半導体層に８
の半導体層に９側から半導体ｆｆ１Ｋ６内に達している
空乏層が形成されていない場合第３図〜第５図に示す本
願第１番目の発明による電界効果トランジスタの場合と
同様に、半導体層に６の半導体ｆｆ１ＫＢ側に、電子を
蓄積している電子蓄積層Ｅ２を形成しているので、第３
図〜第５図に示す本願第１番目の発明による電界効果ト
ランジスタの場合と同様に、電流が、電子蓄ｖＩ層Ｅ２
内を通り、且つ半導体領域Ｑ１及びＧ２を通って、ソー
ス電極３２側からドレイン電極３３側に、またはその逆
に、第２のヂ１１ンネル電流としで流れる。(3-2A) PN junction J89 between 8 and 9 in the semiconductor layer described above. and a PN junction J between 9 and 10 in the semiconductor layer
Due to the depletion layer expanding from 910, the semiconductor 1ff
A depletion layer is formed at lK9 and 10, and a depletion layer is formed at 8 in the semiconductor layer.
If a depletion layer reaching into the semiconductor ff1K6 from the 9 side is not formed in the semiconductor layer, as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. Since the electron storage layer E2 that stores electrons is formed on the semiconductor ff1KB side of No. 6, the third
As in the case of the field effect transistor according to the first invention of the present application shown in FIGS.
A second channel current flows from the source electrode 32 side to the drain electrode 33 side, or vice versa, through the semiconductor regions Q1 and G2.

しかしながら、このような状態から、グー１〜電極Ｇ２
及びソース電極３２間に、ゲート電極０２側を負とする
所要の値の制御電圧を印加づれば、半導体層に８及び半
導体層に９間のＰＮ接合Ｊ８９から半導体層に６内に）
♀する空乏層が形成されている状態になる。このため電
子蓄積層Ｅ２内を上述したように移動する電子が得られ
ず、よって、第３図〜第５図に示す本願第１番目の発明
による電界効果トランジスタの場合と同様に、電子蓄積
層Ｅ２内を上述したように流れる第２のチャンネル電流
が得られなくなる。However, from such a state, the electrodes G1 to G2
By applying a control voltage of a required value with the gate electrode 02 side being negative between the source electrode 32 and the gate electrode 32, a PN junction J89 between the semiconductor layer 8 and the semiconductor layer 9 is connected to the semiconductor layer 6).
♀A depletion layer is formed. For this reason, electrons that move within the electron storage layer E2 as described above cannot be obtained, and therefore, as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5, the electron storage layer E2 The second channel current flowing in E2 as described above is no longer available.

（３−２Ｂ＞上述した半導体層に８及びに９問のＰＮ接
合Ｊ８９．及び半導体層に９及びＫ　１．０間のＰＮ接
合Ｊ９１０から拡がっている空乏層によって、半導体層
に９及びに１０に空乏層が形成され且つ半導体層に８の
半導体層に９側から半導体層に６内に達している空乏層
が形成されている場合 上述したソース電極３２及びドレイン電極３３間に負荷
を通じて所要の電源を接続している状態で、ゲート電極
Ｇ２及びソース電極３２間に制御電圧を印加していない
とき、第３図〜第５図に示す本願第１番目の発明による
電界効果トランジスタの場合と同様に、電子蓄ｆｔ′ｉ
層Ｅ２内を上述したように流れる第２のチャンネル電流
が得られない。(3-2B> The above-mentioned PN junction J89. of 8 and 9 in the semiconductor layer and the depletion layer extending from the PN junction J910 between 9 and K 1.0 in the semiconductor layer, 9 and 10 in the semiconductor layer. When a depletion layer is formed in the semiconductor layer 8 and a depletion layer is formed in the semiconductor layer 8 from the 9 side to the semiconductor layer 6, the necessary When the power supply is connected and no control voltage is applied between the gate electrode G2 and the source electrode 32, the same as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5. , electronic storage ft'i
A second channel current flowing in the layer E2 as described above is not obtained.

しかしながら、このような状態から、ゲート電極Ｇ１及
びソース電ｔｉ！ｉ３２間に、ゲート電極Ｇ１側を正と
する所要の値の制御電圧を印加すれば、半導体層に８及
びに９間のＰＮ接合Ｊ８９から半導体層に６内に達する
空乏層が形成されていない状態になる。このため電子蓄
ｆｉ［Ｅ２内を上述したように移動する電子が得られ、
よって、第３図〜第５図に示１本願第１Ｎ目の発明によ
る電界効果トランジスタの場合と同様に電子蓄積ＷＦ２
内を上述したように流れる第２のチャンネル電流が得ら
れる。However, from such a state, the gate electrode G1 and the source voltage ti! If a control voltage of a required value is applied between i32 and the gate electrode G1 side is positive, a depletion layer reaching from the PN junction J89 between 8 and 9 to the semiconductor layer 6 is not formed in the semiconductor layer. become a state. Therefore, electrons moving in the electron storage fi[E2 as described above are obtained,
Therefore, as in the case of the field effect transistor according to the 1Nth invention of the present application shown in FIGS. 3 to 5, the electron storage WF2
A second channel current is obtained which flows in the manner described above.

従って、第９図〜第１１図に示す本願第３番目の発明に
よる電界効果トランジスタによれば、次の＜３−３Ａ）
〜（３−３Ｄ＞、（３−４Ａ）〜（３−４Ｄ）、（３−
５Ａ）〜（３−５Ｄ＞及び（３−６Ａ）〜（３−６０）
の各場合におい３、次の機能が１ｑられる。Therefore, according to the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11, the following <3-3A)
~(3-3D>, (3-4A) ~(3-4D), (3-
5A) ~ (3-5D> and (3-6A) ~ (3-60)
In each case 3, the following functions are 1q.

（，３−３Ａ）上述した（３−ＩＡ）及び（３−２Ａ）
の場合において、ソース電極３２及びドレイン電極３３
１？！＋に、負荷を通じて所要の電源を接続している状
態で、ゲート電極Ｇ１及びソース電極３２間、及びゲー
ト電４１ｉＧ２及びソース電極３２冊にともに制御電圧
を印加しないとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流と、上述した第２のチャンネル電流との和の電
流でなる第１の負荷電流が負荷に供給される。(,3-3A) (3-IA) and (3-2A) mentioned above
In this case, the source electrode 32 and the drain electrode 33
1? ! 3 to 5 when no control voltage is applied between the gate electrode G1 and the source electrode 32, and between the gate electrode 41iG2 and the source electrode 32, with the required power supply connected to the + terminal through the load. As in the case of the field effect transistor according to the first invention of the present application shown in FIG. Ru.

（３−３８＞上述した（３−ＩＡ）及び（３−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間に制御電圧を印加し
ないが、ゲート電ｍＧ２及びソース電極３２１！！Ｉに
ゲート電極Ｇ２側を負とする所要の値の制御電圧を印加
するとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流のみでなる第２の負荷電流が負荷に供給される
（３−３０）上述した（３−ＩＡ）及び（３−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を負とする所要の値の制御電圧を印加するが、ゲート電
極Ｇ２及びソース電極３２間に制御電圧を印加しないと
き 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第２のチャン
ネル電流のみでなる第３の負′ＷＪ？！ｌｌｉ流が負荷
に供給される。(3-38> In the cases (3-IA) and (3-2A) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source When a control voltage is not applied between the electrodes 32, but a control voltage of a required value with the gate electrode G2 side being negative is applied to the gate electrode mG2 and the source electrode 321!!I, the present invention shown in FIGS. 3 to 5 As in the case of the field effect transistor according to the first invention, a second load current consisting only of the first channel current described above is supplied to the load (3-30) and (3-IA) and (3-IA) described above. In case 3-2A), with the required power source connected between the source electrode 32 and the drain electrode 33 through the load, the required power source is connected between the gate electrode G1 and the source electrode 32 with the gate electrode G1 side being negative. However, when the control voltage is not applied between the gate electrode G2 and the source electrode 32, as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5, the above-mentioned A third negative 'WJ?!lli current consisting only of the second channel current is supplied to the load.

（３−３Ｄ）上述した＜３−１Ａ）及び（３−２Ａ＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、グ
ーミル電極Ｇ１及びソース電極３２間にゲート電極Ｇ１
側を負とする制御電圧を印加Ｊるとともに、ゲート電極
Ｇ２及びソース電極３２間にゲート電極Ｇ２側を負とす
る制御電圧を印加するとき 第３図〜第５図に示す本願第１番目の発明にＪ：る電界
効果トランジスタの場合と同様に、電流が負荷に供給さ
れない。(3-3D) In the cases of <3-1A) and (3-2A> described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the goomill electrode G1 and the source Gate electrode G1 between electrodes 32
When applying a control voltage that makes the side negative on the side of the gate electrode G2 and a control voltage that makes the side of the gate electrode G2 negative between the gate electrode G2 and the source electrode 32, the first part of the present application shown in FIGS. As with the field effect transistor according to the invention, no current is supplied to the load.

（３−４Ａ　）上述した（３−ＩＡ）及び（３−２Ｂ）
の場合において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間、及びゲート電極
Ｇ２及びソース電極３２間にともに制御電圧を印加しな
いとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流のみが、従って上述した第２の負荷電流が負荷
に供給される。(3-4A) (3-IA) and (3-2B) mentioned above
In this case, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
When no control voltage is applied between the gate electrode G1 and the source electrode 32, and between the gate electrode G2 and the source electrode 32, as in the case of the field effect transistor according to the first invention of the present application shown in FIGS. 3 to 5. , only the above-mentioned first channel current and therefore the above-mentioned second load current are supplied to the load.

（３−４Ｂ）上）ホした（３−ＩＡ）及び（３−２Ｂ）
の場合において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間に制御電圧を印加
しないが、ゲート電極Ｇ２及びソース電極３２間にゲー
ト電極Ｇ２側を正どする所要の値の制御電圧を印加Ｊる
とき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のヂＶン
ネル電流と、上述した第２のチャンネル電流との和の電
流、従って上述した第１の負荷電流が負荷に供給される
。(3-4B) Top) Hoshita (3-IA) and (3-2B)
In this case, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
When a control voltage is not applied between the gate electrode G1 and the source electrode 32, but a control voltage of a required value is applied between the gate electrode G2 and the source electrode 32 to correct the gate electrode G2 side. As in the case of the field effect transistor according to the first invention of the present application shown in the figure, the current of the sum of the above-mentioned first channel current and the above-mentioned second channel current, and therefore the above-mentioned first load Current is supplied to the load.

（３−４０）上述した（３’−１Ａ）及び（３−２８）
の場合において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１
側を負とする所要の値の制御電圧を印加するが、ゲート
電極Ｇ２及びソース電極３２間に制御電圧を印加しない
とき 第３図〜第５図に示す本願第１番目の発明にＪ：る電界
効果１〜ランジスタの場合と同様に、電流が負荷に供給
されない。(3-40) (3'-1A) and (3-28) mentioned above
In this case, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
Gate electrode G1 between gate electrode G1 and source electrode 32
When a control voltage of a required value with negative side is applied, but no control voltage is applied between the gate electrode G2 and the source electrode 32, the first invention of the present application shown in FIGS. 3 to 5 is applied. As in the field effect 1-transistor case, no current is supplied to the load.

（：３−４Ｄ）上述した（３−ＩＡ）及び（３−２Ｂ）
の場合において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１
側を負とづ゛る制御電圧を印加するとともに、ゲート電
極Ｇ２及びソース電極３２間にゲート電４ＭＧ２側を正
とする制御電圧を印加するとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第２のチャン
ネル電流のみが、従って上述した第３の負荷電流が負荷
に供給される。(:3-4D) (3-IA) and (3-2B) mentioned above
In this case, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
Gate electrode G1 between gate electrode G1 and source electrode 32
When applying a control voltage with the side of the gate electrode G2 being negative and a control voltage with the side of the gate electrode 4MG2 being positive between the gate electrode G2 and the source electrode 32, the first aspect of the present invention shown in FIGS. As in the case of the field effect transistor according to the invention, only the above-mentioned second channel current and therefore the above-mentioned third load current are supplied to the load.

（３−５Ａ）上述した（３−ＩＢ）及び（３−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間、及びゲート電極Ｇ
２及びソース電極３２間にともに制御Ｉ雷電圧印加しな
いとき 第３図〜第５図に示す本願第１番目の発明ににる電界効
果１〜ランジスタの場合と同様に、上述したした第２の
ヂ１７ンネル電流のみが、従って上述した第３の負荷電
流が負荷に供給される。(3-5A) In the cases (3-IB) and (3-2A) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source Between the electrodes 32 and the gate electrode G
When the control I lightning voltage is not applied between both the electric field effect 1 and the source electrode 32, the above-mentioned second Only the channel current, and therefore the third load current mentioned above, is supplied to the load.

（３−５Ｂ＞上述した（３−１８）及び（３−２Ａ＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間に制御電圧を印加し
ないが、ゲート電ｔｆｆｉＧ２及びソース電極３２間に
ゲート電４７ｍ　Ｇ　２．側を負とする所要の値の制御
電圧を印加するとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタ場合と同様に、電流が負荷に供給されな
い。(3-5B> In the case of (3-18) and (3-2A> described above), the gate electrode G1 and the source When no control voltage is applied between the electrodes 32, but when a control voltage of a required value is applied between the gate voltage tffiG2 and the source electrode 32 with the gate voltage 47mG2. side being negative, as shown in FIGS. 3 to 5. As in the case of the field effect transistor according to the first invention of the present application, no current is supplied to the load.

（３−５０）上述した（３−１８＞及び（３−２Δ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負、荷を通じて所要の電源を接続している状態で、
グー１〜電極Ｇ１及びソース電極３２間にゲート電極Ｇ
１側を正とする所要の値の制御電圧を印加するが、グー
１電極Ｇ２及びソース電極３２間に制御電圧を印加しな
いとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流と、上述した第２のヂＶンネル電流との和の電
流、従って上述した第１の負荷電流が負荷に供給される
。(3-50) In the cases of (3-18> and (3-2Δ)) described above, when a required power source is connected between the source electrode 32 and the drain electrode 33 through a negative load,
A gate electrode G is provided between the goo 1 and the electrode G1 and the source electrode 32.
When a control voltage of a required value with the 1 side being positive is applied, but no control voltage is applied between the goo 1 electrode G2 and the source electrode 32, the electric field according to the first invention of the present application shown in FIGS. 3 to 5 As in the case of effect transistors, the sum of the above-mentioned first channel current and the above-mentioned second channel current, and therefore the above-mentioned first load current, is supplied to the load.

（３−５Ｄ）上述した（３−１８）及び（３−２’Ａ）
の場合において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１
側を正とする制御電圧を印加するとともに、ゲート電極
Ｇ２及びソース電極３２間にゲート電極Ｇ２側を負とす
る制御電圧を印加するとき 第３図〜第５図に示す本願第１番目の発明による電界効
果１−ランジスタの場合と同様に、上述した第１のチャ
ンネル電流のみが、従って上述した第２の負荷電流が負
荷に供給される。(3-5D) (3-18) and (3-2'A) mentioned above
In this case, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
Gate electrode G1 between gate electrode G1 and source electrode 32
The first invention of the present application shown in FIGS. 3 to 5 when applying a control voltage with the side of the gate electrode G2 being positive and applying a control voltage with the side of the gate electrode G2 being negative between the gate electrode G2 and the source electrode 32. As in the field effect 1-transistor case, only the above-mentioned first channel current and therefore the above-mentioned second load current are supplied to the load.

（３−６Ａ）上述した（３−１８＞及び（３−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、グ
ー１〜電ｔ４Ｇ１及びソース電極３２間、及びゲート電
極Ｇ２及びソース電極３２間にともに制御電圧を印加し
ないとき 第３図〜第５図に示寸本願第１Ｎ目の発明による電界効
果１〜ランジスタの場合と同様に、電流が負荷に供給さ
れない。(3-6A) In the cases of (3-18> and (3-2B) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, And when no control voltage is applied between the source electrode 32 and between the gate electrode G2 and the source electrode 32, the same as in the case of the field effect 1 to transistor according to the 1Nth invention of the present application shown in FIGS. 3 to 5. , no current is delivered to the load.

（３−６［３）上述した（３−１８）及び（３−２８）
の場合において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間に制御電圧を印加
しないが、ゲート電１ＩＧ２及びソース電極３２間にゲ
ート電極Ｇ２側を正とする所要の値の制御電圧を印加す
るとき 第３図〜第５図に示す本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第２のチャン
ネル電流のみが、従って上述した第３の負荷電流が負荷
に供給される。(3-6 [3) (3-18) and (3-28) mentioned above
In this case, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
When a control voltage is not applied between the gate electrode G1 and the source electrode 32, but a control voltage of a required value is applied between the gate electrode 1IG2 and the source electrode 32, with the gate electrode G2 side being positive. As in the case of the field effect transistor according to the first aspect of the present invention shown in FIG.

（３−６０）上述した（３−ＩＢ）及び（３−２Ｂ＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続しＣいる状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を正とする所要の値の制御電圧を印加するが、ゲート電
極Ｇ２及びソース電極３２間に制御電圧を印加しないと
き 第３図〜第５図に示す本願第１番目の発明による電界効
果］〜ランジスタの場合と同様に、上述した第１のチャ
ンネル電流のみが、従って上述した第２の負荷電流が負
荷に供給される。(3-60) In the cases of (3-IB) and (3-2B> described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 When a control voltage of a required value is applied between the electrodes 32 with the side of the gate electrode G1 being positive, but no control voltage is applied between the gate electrode G2 and the source electrode 32. Field effect according to the second invention] - As in the case of a transistor, only the above-mentioned first channel current and therefore the above-mentioned second load current are supplied to the load.

（３−６Ｄ）上述した（３−１Ｂ）及び（３−２Ｂ＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を正とする制御電圧を印加するとともに、ゲート電極Ｇ
２及びソース電極３２間にゲート電極Ｇ２側を正とする
制御電圧を印加１−るとき 第３図〜第５図に示ず本願第１番目の発明による電界効
果トランジスタの場合と同様に、上述した第１のチャン
ネル電流と、上述した第２のチャンネル電流との和の電
流、従って上述した第１の負荷電流が負荷に供給される
。(3-6D) In the cases of (3-1B) and (3-2B> described above, the gate electrode G1 and the source A control voltage with the gate electrode G1 side being positive is applied between the electrodes 32, and the gate electrode G
When a control voltage with the gate electrode G2 side being positive is applied between the gate electrode G2 and the source electrode 32, the above-mentioned field effect transistor not shown in FIGS. A current that is the sum of the first channel current and the second channel current described above, and therefore the first load current described above, is supplied to the load.

従って、第９図〜第１１図に示す本願第３番目の発明に
よる電界効果トランジスタににれば、詳細説明は省略す
るが、第３図〜第５図に示す本願第１番目の発明による
電界効果トランジスタの場合と同様に、電流制御を高速
度で得ることができる。Therefore, when it comes to the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11, the electric field according to the first invention of the present application shown in FIGS. As with effect transistors, current control can be obtained at high speeds.

また、第６図〜第８図に示す本願第２番目の発明による
電界効果トランジスタの場合も、第３図〜第５図に示ず
本願第１番目の発明による電界効果トランジスタの場合
と同様に、負荷に、互に異なる予定の値を有する３つの
負荷電流を、所望に応じてｊ式択的に供給することがで
きる、という特徴を有する。Furthermore, in the case of the field effect transistor according to the second invention of the present application shown in FIGS. , it has a feature that three load currents having mutually different predetermined values can be selectively supplied to the load as desired.

また、第６図〜第８図に示す１本願第２番目の発明によ
る電界効果トランジスタによれば、上述した特徴を、半
導体層に１〜に３．に５及びに６．に８〜に１０が順次
積層されている半導体積層体３１と、半導体積層体３１
内に形成されている半導体領域Ｑ１及びＧ２と、半導体
層に１及びに１０にそれぞれにオーミックに付されたゲ
ート電４！ｉＧ１及びＧ２とからなる極めて簡単な構成
で得ることができる、という特徴を有する。Further, according to the field effect transistor according to the second aspect of the present invention shown in FIGS. 6 to 8, the above-mentioned features 1 to 3 are provided in the semiconductor layer. 5 and 6. A semiconductor laminate 31 in which 8 to 10 are sequentially laminated, and a semiconductor laminate 31
Semiconductor regions Q1 and G2 formed therein, and gate electrodes 4! and 10 connected ohmically to the semiconductor layers 1 and 10, respectively. It has the feature that it can be obtained with an extremely simple configuration consisting of iG1 and G2.

次に、第１２図〜第１４図を伴なって、本願第４番目の
発明による電界効果トランジスタの一例を述べよう。Next, an example of a field effect transistor according to the fourth invention of the present application will be described with reference to FIGS. 12 to 14.

第１２図〜第１４図において、第６図〜第８図に示す本
願第２番目の発明による電界効果トランジスタ及び＆３
９図〜第１１図に示す本願第３番目の発明による電界効
果トランジスタとの対応部分には同一符号を付して、詳
細説明を省略する。12 to 14, the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8 and &3
Components corresponding to those of the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11 are designated by the same reference numerals, and detailed description thereof will be omitted.

本願第４番目の発明による電昇効果トランジスタは、第
９図〜第１１図に示す本願第３番目の発明による電界効
果トランジスタにおいて、第６図〜第８図に承り本願第
２番目の発明による電界効果トランジスタの場合と同様
に、半導体積層体３１が、半導体層に３及びに５間に比
較的小さな電子親和力を有し、且つ比較的低い不純物濃
度を有する、比較的薄い厚さを有する半導体層に４を介
挿しているとともに、半導体層に６及びに８間に比較的
小さな電子親和ノコを有し、且つ比較的低い不純物濃度
を右する、比較的薄い厚さを有する半導体層に７を介挿
していることを除いて、第９図〜第１１図に示ず木願第
３番目の発明による電界効果トランジスタの場合と同様
の構成を右する。The field effect transistor according to the fourth invention of the present application is the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11, and the field effect transistor according to the second invention of the present application is As in the case of a field effect transistor, the semiconductor stack 31 is a semiconductor having a relatively small thickness and a relatively small electron affinity between the semiconductor layers 3 and 5 and a relatively low impurity concentration. 4 is interposed in the semiconductor layer, and the semiconductor layer has a relatively small electron affinity between 6 and 8, and has a relatively thin thickness, which results in a relatively low impurity concentration. The structure is the same as that of the field effect transistor according to the third invention shown in FIGS. 9 to 11, except that .

以上が、本願第４番目の発明による電昇効果トランジス
タの一例構成である。The above is an example of the structure of the charge effect transistor according to the fourth invention of the present application.

このような構成を右する電昇効果トランジスタの場合、
次の（４−ＩＡ）、（４−ＩＢ）。In the case of a charge effect transistor that has such a configuration,
Next (4-IA), (4-IB).

（４−２Ａ）及び（４−２８）の各場合において、次の
機能が得られる。In each case of (4-2A) and (4-28), the following function is obtained.

（４−ＩＡ）第９図〜第１１図に示す本願第３番目の発
明による電界効果トランジスタの場合で上述した（３−
ＩＡ）の場合 第６図〜第８図に示す本願第２番目の発明による電界効
果トランジスタの場合と同様に、半導体層に５の半導体
層に３側に、電子を蓄積している電子蓄積層Ｅ１を形成
している。(4-IA) In the case of the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11, (3-IA)
In the case of IA), as in the case of the field effect transistor according to the second invention of the present application shown in Figs. It forms E1.

このため、上述したソース電極３２及びドレイン電極３
３間に、負荷を通じて所要の電源を接続している状態で
、グー１〜電極Ｇ１及びソース電極第６図〜第８図に示
す本願第２番目の発明による電界効果トランジスタの場
合と同様に、電流が、電子蓄積層Ｅ１内を通り、且つ半
導体領域Ｑ１及びＧ２を通って、ソース電極３２側から
ドレイン電極３３側に、またはその逆に、第゛１のチャ
ンネル電流として流れる。Therefore, the source electrode 32 and drain electrode 3 described above
Similar to the case of the field effect transistor according to the second invention of the present application shown in FIG. A current flows through the electron storage layer E1 and through the semiconductor regions Q1 and G2 from the source electrode 32 side to the drain electrode 33 side, or vice versa, as a first channel current.

しかしながら、このような状態から、ゲート電極Ｇ１及
びソース電極３２間に、ゲート電極Ｇ１側を負とする所
要の値の制御電圧を印加すれば、第６図〜第８図に示す
本願第２番目の発明による電界効果トランジスタの場合
、及び第９図〜第１１図に示す本願第３番目の発明によ
る電界効果１〜ランジスタの場合と同様に、電子蓄積層
Ｅ１内を上述したように流れる第１のチャンネル電流が
得られなくなる。However, from this state, if a control voltage of a required value is applied between the gate electrode G1 and the source electrode 32 with the gate electrode G1 side being negative, the second embodiment of the present invention shown in FIGS. In the case of the field effect transistor according to the invention described in 1. and the case of the field effect transistor 1 to transistor according to the third invention of the present application shown in FIG. 9 to FIG. channel current cannot be obtained.

（４−１８）第９図〜第１１図に示す本願第３番目の発
明による電界効果トランジスタの場合で上述した（３−
ＩＢ）の場合 第６図〜第８図に示す本願第２番目の発明による電界効
果トランジスタの場合と同様に、電子蓄（ｉ層Ｅ１内を
上述したように流れる第１のチャンネル電流が得られな
い。(4-18) In the case of the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11, (3-18)
In the case of IB), as in the case of the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8, an electron storage (first channel current flowing in the i-layer E1 as described above is obtained) do not have.

しかしながら、このような状態から、グー１〜電極Ｇ１
及びソース電極３２間に、ゲート電極Ｇ１側を正とする
所要の値の制御電圧を印加すれば、第６図〜第８図に示
す本願第２番目の発明による電界効果トランジスタの場
合、及び第９図〜第１１図に示す本願第３番目の発明に
よる電界効果トランジスタの場合と同様に、電子蓄積層
Ｅ１内を上述したように流れる第１のチャンネル電流が
得られる。However, from such a state, the electrodes G1 to G1
By applying a control voltage of a required value between the gate electrode G1 side and the source electrode 32, the field effect transistor according to the second invention of the present application shown in FIGS. As in the case of the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11, the first channel current flowing in the electron storage layer E1 as described above is obtained.

（４−２Ａ）第９図〜第１１図に示す本願第３番目の発
明による電界効果トランジスタの場合で上述した（３−
２Ａ）の場合 第６図〜第８図に示す本願第２番目の発明による電界効
果］・ランジスタの場合と同様に、電流が、電子蓄積層
Ｅ２内を通り、且つ半導体領域Ｑ１及びＧ２を通って、
ソース電極３２側からドレイン電極３３側に、またはそ
の逆に、第２のチャンネル電流どして流れる。(4-2A) In the case of the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11, (3-2A)
In the case of 2A), the electric field effect according to the second invention of the present application shown in FIGS. hand,
A second channel current flows from the source electrode 32 side to the drain electrode 33 side, or vice versa.

しかしながら、このＪ：うな状態から、ゲート電極０２
及びソース電極３２間に、グー１−電極Ｇ２側を負とす
る所要の値の制御電圧を印加すれば、第６図〜第８図に
示す本願第２番目の発明による電界効果トランジスタの
場合と同様に、電子蓄積層Ｅ２内を上述したように流れ
る第２のチャンネル電流が得られなくなる。However, from this J: una state, the gate electrode 02
By applying a control voltage of a required value between the G1 and G2 electrodes and the source electrode 32, the field effect transistor according to the second invention shown in FIGS. 6 to 8 can be obtained. Similarly, the second channel current flowing in the electron storage layer E2 as described above cannot be obtained.

（４−２８）第９図〜第１１図に示フ本願第３番目の発
明による電界効果トランジスタの場合で上述した（３−
２８）の場合 第６図〜第８図に示づ本願第２番目の発明による電界効
果トランジスタの場合と同様に、電子蓄積層Ｅ２内を上
述したように流れる第２のチャンネル電流が１９られな
い。(4-28) As described above in the case of the field effect transistor according to the third invention of the present application shown in FIGS.
In the case of 28), as in the case of the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8, the second channel current flowing in the electron storage layer E2 as described above does not flow. .

しかしながら、このような状態から、ゲート電極Ｇ１及
びソース電極３２間に、グー１−電極Ｇ１側を正とする
所要の値の制御電圧を印加すれば、第６図〜第８図に示
す本願第２番目の発明による電界効果トランジスタの場
合と同様に、電子蓄ｖ４層Ｅ２内を上述したように移動
する電子が得られ、よって電子蓄積層Ｅ２内を上述した
ように流れる第２のチャンネル電流が得られる。However, from this state, if a control voltage of a required value is applied between the gate electrode G1 and the source electrode 32 with the side of the electrode G1 being positive, the voltage shown in FIGS. As in the case of the field effect transistor according to the second invention, electrons are obtained which move in the electron storage layer E2 as described above, and therefore the second channel current flowing in the electron storage layer E2 as described above is obtained. can get.

従って、第１２図〜第１４図に示す本願箱４　　・番目
の発明による電界効果トランジスタよれば、次の（４−
３Ａ）〜（４−３Ｄ）、（４−４Ａ）〜（４−４０）、
（４−５Ａ）〜（４−５Ｄ）及び（４−６Ａ）〜（４−
６Ｄ）の各場合において、次の機能が得られる。Therefore, according to the field effect transistor according to the present invention box 4-th shown in FIGS. 12 to 14, the following (4-
3A) ~ (4-3D), (4-4A) ~ (4-40),
(4-5A) to (4-5D) and (4-6A) to (4-
In each case of 6D), the following function is obtained.

（４−３Ａ）上述した（４−ＩＡ）及び（４−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続し°【いる状態で、
ゲート電極Ｇ１及びソース電極３２間、及びゲート電極
Ｇ２及びソース電極３２間にともに制御電圧を印加しな
いとき 第６図〜第８図に示づ°本願第２番目の発明ににる電界
効果トランジスタの場合、及び第９図〜第１１図に示ず
本願第３番目の発明による電界効果１〜ランジスタの場
合と同様に、上）ホした第１のチャンネル電流と、上述
した第２のチャンネル電流どの和でなる第１の負荷電流
が負荷に供給される。(4-3A) In the cases of (4-IA) and (4-2A) described above, when a required power source is connected between the source electrode 32 and the drain electrode 33 through the load,
When no control voltage is applied between the gate electrode G1 and the source electrode 32 and between the gate electrode G2 and the source electrode 32, the field effect transistor according to the second invention of the present application as shown in FIGS. In this case, and as in the case of the field effect 1 to transistor according to the third invention of the present application not shown in FIGS. A first load current consisting of the sum is supplied to the load.

（４−３Ｂ）上述した（４−ＩＡ）及び（４−２Ａ）の
場合において、ソース電極３２及びドレイン電４！ｉ３
３間に、負荷を通じて所要の電源を接続している状態で
、ゲート電極Ｇ１及びソース電４！’ｉ３２間に制御電
圧を印加しないが、ゲート電極Ｇ２及びソース電極３２
間にゲート電極Ｇ２側を負どする所要の値の制御ａｌＩ
電圧を印加するどき第６図〜第８図に示す本願第２番目
の発明による電界効果トランジスタの場合、及び第９図
〜第１１図に示４本願第３番目の発明による電界効果［
・ランジスタの場合と同様に、上述した第１のチＶンネ
ルー？ｔＹ流のみでなる電流（これを第２の負荷電流と
称す）が負荷に供給される。(4-3B) In the cases of (4-IA) and (4-2A) described above, the source electrode 32 and the drain voltage 4! i3
3, with the required power supply connected through the load, the gate electrode G1 and the source voltage 4! 'i32, but no control voltage is applied between the gate electrode G2 and the source electrode 32.
Control alI of the required value to load the gate electrode G2 side between
When a voltage is applied, the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8 and the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11 [
・Similar to the case of transistors, the above-mentioned first channel? A current consisting only of the tY current (this is referred to as a second load current) is supplied to the load.

（４−３Ｇ）上述した（４−ＩＡ）及び（４−２Ａ＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、グ
ーｉ−電極Ｇ１及びソース電極３２間にゲート電極Ｇ１
側を負とする所要の値の制御電圧を印加するが、ゲート
電４１１ｉＧ　２及びソース電極３２間に制御電圧を印
加しないとき 第６図〜第８図に示ず木願第２番目の発明による電界効
果１−ランジスタの場合、及び第９図〜第１１図に示す
本願第３番目の発明による電界効果トランジスタの場合
と同様に、上述した第２のチャンネル電流のみでなる第
３の負荷電流が負荷に供給される。(4-3G) In the cases of (4-IA) and (4-2A> described above, the goo i-electrode G1 is and the gate electrode G1 between the source electrode 32
When applying a control voltage of a required value with the side negative, but not applying a control voltage between the gate electrode 411iG 2 and the source electrode 32, the method according to the second invention, which is not shown in FIGS. As in the case of the field effect transistor 1-transistor and the case of the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11, the third load current consisting only of the second channel current described above is supplied to the load.

（４−３Ｄ＞上述した（４−ＩＡ）及び（４−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を負とする制御型１■を印加するとともに、ゲート電極
Ｇ２及びソース電極３２間にゲート電極Ｇ２側を負とす
°る制御電圧を印加するどき 第６図〜第８図に示り゛本願第２番目の発明による電界
効果１〜ランジスタの場合、及び第９図〜第１１図に示
１本願第３番目の発明による電界効果トランジスタの場
合と同様に、電流が負荷に供給されない。(4-3D> In the cases of (4-IA) and (4-2A) described above, the gate electrode G1 and the source When applying a control type 1 in which the gate electrode G1 side is negative between the electrodes 32 and a control voltage that makes the gate electrode G2 side negative between the gate electrode G2 and the source electrode 32, As in the case of the field effect transistor 1 to transistor shown in FIG. 8 according to the second invention of the present application and the case of the field effect transistor according to the third invention of the present application shown in FIGS. is not supplied to the load.

（１−４Ａ＞上述した（４−１Ａ）及び（４−２Ｂ　）
の場合において、ソース電極３２及びドレイン電（距３
３間に、負荷を通じて所要の電源を接続している状態で
、ゲート電極Ｇ１及びソース？１Ｙ（ｆｆｉ３２間、及
びゲート電極Ｇ２及びソース電極３２間にともに制ｆｉ
ｌ電圧を印加しないとき 第６図〜第８図に示づ一本願第２番目の発明による電界
効果トランジスタの場合、及び第９図〜第１１図に示す
本願第３番目の発明による電界効果トランジスタの場合
と同様に、上述した第１のチャンネル電流のみが、従っ
′Ｃ上述した第２の負荷電流が負荷に供給される。(1-4A>(4-1A) and (4-2B) mentioned above)
In this case, the source electrode 32 and drain voltage (distance 3
3, with the required power supply connected through the load, the gate electrode G1 and the source ? 1Y (both fi control between ffi32 and between gate electrode G2 and source electrode 32)
In the case of the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8 when no voltage is applied, and the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11 As in the case of , only the first channel current mentioned above is supplied to the load, and therefore the second load current mentioned above is supplied to the load.

（４−４Ｂ）上述した（１−ＩＡ）及び（４−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接触している状態で、ゲ
ート電極Ｇ１及びソース電極３２間に制御電圧を印加し
ないが、ゲート電極Ｇ２及びソース電極３２間にグー１
〜電極Ｇ２側を正とする所要の値の制御電圧を印加する
とぎ 第６図〜・第８図に示す本願第２番目の発明による電界
効果トランジスタの場合、及び第９図〜第１１図に示す
本願第３番目の発明による電界効果トランジスタの場合
と同様に、上述した第１のチャンネル電流と、上述した
第２のチャンネル電流との和の電流、従って上述した第
１の負荷電流が負荷に供給される。(4-4B) In the cases (1-IA) and (4-2B) described above, the gate electrode G1 and the source No control voltage is applied between the electrodes 32, but a goo 1 is applied between the gate electrode G2 and the source electrode 32.
In the case of the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8, and in FIGS. As in the case of the field effect transistor according to the third invention of the present application shown in FIG. Supplied.

（４−４Ｃ）上述した（４−１Δ）及び（４−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ　１
１１１！Ｉを負とする所要の値の制御電圧を印加するが
、ゲート電極Ｇ２及びソース電極３２間に制御電圧を印
加しないとき 第６図〜第８図に示寸本願第２番目の発明による電界効
果トランジスタの場合、及び第９図〜第１１図に示り゛
本願第３番目の発明による電界効果ｉ〜ランジスタの場
合と同様に、電流が負荷に供給されない。(4-4C) In the cases (4-1Δ) and (4-2B) described above, when the required power source is connected between the source electrode 32 and the drain electrode 33 through the load, the gate electrode G1 and the source Gate electrode G1 between electrodes 32
111! When a control voltage of a required value with I being negative is applied, but no control voltage is applied between the gate electrode G2 and the source electrode 32, the field effect according to the second invention of the present application is shown in FIGS. 6 to 8. In the case of a transistor, and as in the case of a field effect transistor according to the third aspect of the present invention shown in FIGS. 9 to 11, no current is supplied to the load.

〈４−４Ｄ）上述した（４−１Δ）及び（４−２Ｂ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電イ折０１
側を負とする制御電圧を印加づ゛るとともに、ゲート電
極０２及びソース電極３２間にゲート電極Ｇ２側を正と
する制御電圧を印加するとき 第６図〜第８図に示す本願第２番目の発明による電界効
果トランジスタの場合、及び第９図〜第１１図に示す本
願第３番目の発明による電界効果トランジスタの場合と
同様に、上述した第２のチャンネル電流のみが、従って
上述した第３の負荷電流が負荷に供給される。<4-4D) In the cases of (4-1Δ) and (4-2B) described above, the gate electrode G1 and the source Gate electric fold 01 between electrodes 32
When applying a control voltage with the side of the gate electrode G2 being negative, and applying a control voltage with the side of the gate electrode G2 being positive between the gate electrode 02 and the source electrode 32, the second part of the present application shown in FIGS. In the case of the field-effect transistor according to the invention of the present invention, and as in the case of the field-effect transistor according to the third invention of the present application shown in FIGS. load current is supplied to the load.

（１−５Ａ）上述した（４−ＩＢ）及び（４−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間、及びゲート電極Ｇ
２及びソース電極３２間にともに制御電圧を印加しない
とき 第６図〜第８図に示１本願第２番目の発明による電界効
果トランジスタの場合、及び第９図〜第１１図に示す本
願第３番目の発明による電界効果１〜ランジスタの場合
と同様に、上述した第２のチャンネル電流のみが、従っ
て上述した第３の負荷電流が負？８ｉに供給される。(1-5A) In the cases of (4-IB) and (4-2A) described above, the gate electrode G1 and the source Between the electrodes 32 and the gate electrode G
In the case of the field effect transistor according to the second aspect of the present invention shown in FIGS. 6 to 8, and the third aspect of the present invention shown in FIGS. As in the case of the field effect 1 to transistor according to the second invention, only the second channel current mentioned above, and therefore the third load current mentioned above, is negative? 8i.

（４−５Ｂ）上述した（４−１Ｂ’）及び（４−２Ａ）
の場合において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
グー１〜電極Ｇ１及びソース電極３２間に制御電圧を印
加しないが、ゲート電極Ｇ２及びソース電極３２間にグ
ーｌ−電極Ｇ２側を負とする所要の値の制御電圧を印加
するとき 第６図〜第８図に示寸本願第２番目の発明による電界効
果トランジスタの場合、及び第９図〜第１１図に示す本
願第３番目の発明による電界効果トランジスタの場合と
同様に、電流が負荷に供給されない。(4-5B) (4-1B') and (4-2A) mentioned above
In this case, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
When a control voltage is not applied between the electrode G1 and the source electrode 32, but a control voltage of a required value is applied between the gate electrode G2 and the source electrode 32, with the side of the electrode G2 being negative. 〜As in the case of the field effect transistor according to the second invention of the present application shown in FIG. 8, and the case of the field effect transistor according to the third invention of the present application shown in FIGS. Not supplied.

（４−５０）上述した（４−１Ｂ’）及び（４−２Ａ）
の揚台において、ソース電極３２及びドレイン電極３３
間に、負荷を通じて所要の電源を接続している状態で、
ゲート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１
側を正とする所要の値の制御電圧を印加するが、ゲート
電極０２及びソース電極３２間に制御電圧を印加しない
とき 第６図〜第８図に示す本願第２番目の発明による電界効
果トランジスタの場合、及び第９図〜第１１図に示ず木
願第３番目の発明による電界効果トランジスタの場合と
同様に、上述した第１のチャンネル電流と、上述した第
２のチャンネル電流との和Ｇ電流、従って上ｊホした第
１の負荷電流が負荷に供給される。(4-50) (4-1B') and (4-2A) mentioned above
On the platform, the source electrode 32 and the drain electrode 33
While connecting the required power supply through the load,
Gate electrode G1 between gate electrode G1 and source electrode 32
A field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8 when a control voltage of a required value is applied with the side positive, but no control voltage is applied between the gate electrode 02 and the source electrode 32. In the case of , and as in the case of the field effect transistor according to the third invention shown in FIGS. 9 to 11, the sum of the above-mentioned first channel current and the above-mentioned second channel current G current, and thus the first load current above, is supplied to the load.

（４−５０）上述した（４−ＩＢ＞及び（４−２Ａ）の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極Ｇ１及びソース電極３２間にゲート電極Ｇ１側
を正とする制御電圧を印加するとともに、ゲート電極Ｇ
２及びソース電極３２問にゲート電極Ｇ２側を負と覆る
制御電圧を印加するとき 第６図〜第８図に示づ本願第２番目の発明による電界効
果トランジスタの場合、及び第９図〜第１１図に示１本
願第３番目の発明による電界効果トランジスタの場合と
同社に、上述した第１のチャンネル電流のみが、従って
上述した第２の負荷電流が負荷に供給される。(4-50) In the cases of (4-IB> and (4-2A) described above, the gate electrode G1 and the source A control voltage with the gate electrode G1 side being positive is applied between the electrodes 32, and the gate electrode G
In the case of the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8, when a control voltage that makes the gate electrode G2 side negative is applied to the G2 and source electrodes 32 and 32, In the case of the field effect transistor according to the third invention of the present application shown in FIG. 11, only the above-mentioned first channel current and therefore the above-mentioned second load current are supplied to the load.

（４−６Ａ＞上述した（４−１Ｂ）及び（４−２８＞の
場合において、ソース電極３２及びドレイン電極３３間
に、負荷を通じて所要の電源を接続している状態で、ゲ
ート電極０１及びソース電極３２間、及びゲート電極０
２及びソース電極３２間にともに制御電圧を印加しない
とき 第６図〜第８図に示す本願第２番目の発明による電界効
果トランジスタの場合、及び第９図〜第１１図に示す本
願第３番目の発明による電界効果トランジスタの場合と
同様に、電流が負荷に供給されない。(4-6A> In the above-mentioned cases (4-1B) and (4-28>), the gate electrode 01 and the source Between electrodes 32 and gate electrode 0
In the case of the field effect transistor according to the second invention of the present application shown in FIGS. 6 to 8, and the third invention shown in FIGS. As with the field effect transistor according to the invention, no current is delivered to the load.

（４−６Ｂ）上述した（４−１Ｂ）及び（４−２Ｂ）の
場合において、ソース電極３２及びドレイン電４！ｉ　
３３間に、負荷を通じて所要の電源を接続している状態
で、グー１〜電極Ｇ１及びソース電極３２１Ｂｌに制御
Ｉ雷電圧印加しないが、ゲート電極Ｇ２及びソース電極
３２間にゲート電極Ｇ２側を止とする所要の値の制御電
圧を印加するとき 第６図〜第８図に示す本願第２番目の発明による電界効
果１〜ランジスタの場合、及び第９図〜第１１図に示ず
本願第３番目の発明による電界効果トランジスタの場合
と同様に、上述した第２のチ鵞・ンネル電流のみが、従
って上述した第３の負荷電流が負荷に供給される。(4-6B) In the cases of (4-1B) and (4-2B) described above, the source electrode 32 and the drain electrode 4! i
33, with the required power supply connected through the load, the control I lightning voltage is not applied to the goo 1 to electrode G1 and the source electrode 321Bl, but the gate electrode G2 side is stopped between the gate electrode G2 and the source electrode 32. When a control voltage of a required value is applied, the field effect 1 to transistor according to the second invention shown in FIGS. 6 to 8, and the third invention not shown in FIGS. As in the case of the field-effect transistor according to the second aspect of the invention, only the above-mentioned second channel current and therefore the above-mentioned third load current are supplied to the load.

（４，−６Ｇ　＞上述した（４−ＩＢ）及び（４−２８
）の場合において、ソース電極３２及びドレイン電極３
３間に、負荷を通じて所要の電源を接続している状態で
、ゲート電極Ｇ１及びソース電極３２間にゲート電極Ｇ
１側を正どする所要の値の制御電圧を印加°するが、グ
ー１〜電極Ｇ２及びソース電極３２間に制御電圧を印加
しないとぎ 第６図〜第８図に示づ本願第２番目の発明による電界効
果トランジスタの場合、及び第９図〜第１１図に示Ｊ一
本願第３番目の発明による電界効果トランジスタの場合
と同様に、上述した第１のチャンネル電流のみが、従っ
て上）ホした第２の負荷電流が負荷に供給される。(4,-6G >(4-IB) and (4-28
), the source electrode 32 and the drain electrode 3
3, the gate electrode G1 is connected between the gate electrode G1 and the source electrode 32 with a required power supply connected through the load.
A control voltage of a required value to correct the G1 side is applied, but no control voltage is applied between the electrode G2 and the source electrode 32. In the case of the field effect transistor according to the invention, and as in the case of the field effect transistor according to the third invention shown in FIGS. The second load current is supplied to the load.

（１−６Ｄ）上述した（　４−１　Ｂ　）及び（４−２
Ｂ）の場合にＪ３いて、ソース電極３２及びドレイン電
極３３間に、負荷を通じて所要の電源を接続している状
態で、ゲート電極Ｇ１及びソース電極３２間にゲート電
極Ｇ１側を正とする制御電圧を印加するとともに、ゲー
ト電極Ｇ２及びソース電極３２間にゲート電４！Ｇ２側
を正とづる制御電圧を印加するとき 第６図〜第８図に承り一本願第２番目の発明による電界
効果トランジスタの場合、及び第９図〜第１１図に示す
本願第３番目の発明にＪζる電界効果１〜ランジスタの
場合と同様に、上述した第１のチｔ・ンネル電流と、上
述した第２のチャンネル電流との和の電流、従って上述
した第１の負荷電流が負荷に供給される。(1-6D) (4-1 B) and (4-2
In case B), in J3, a control voltage is applied between the gate electrode G1 and the source electrode 32 with the gate electrode G1 side being positive while the required power source is connected between the source electrode 32 and the drain electrode 33 through the load. is applied, and a gate voltage 4! is applied between the gate electrode G2 and the source electrode 32. When applying a control voltage that makes the G2 side positive, in the case of the field effect transistor according to the second invention of the present application, as shown in Figs. As in the case of the field effect 1 to transistor according to the invention, the current that is the sum of the first channel current described above and the second channel current described above, and therefore the first load current described above is the load current. supplied to

従って、第１２図〜第１４図に示す本願第４番目の発明
による電界効果トランジスタによれば、詳細説明は省略
するが、第９図〜第１１図に示す本願第３番目の発明に
よる電界効果トランジスタの場合と同様の電流制御を、
第６図〜第８図に示す本願第２番目の発明による電昇効
果トランジスタの場合と同様に、第９図〜第１１図に示
す本願第３番目の発明による電界効果トランジスタの場
合に比し、より高速度で得ることができる。Therefore, according to the field effect transistor according to the fourth invention of the present application shown in FIGS. 12 to 14, the field effect transistor according to the third invention of the present application shown in FIGS. Current control similar to that of transistors,
Similar to the case of the charge effect transistor according to the second invention of the present application shown in FIGS. 6 to 8, compared to the case of the field effect transistor according to the third invention of the present application shown in FIGS. 9 to 11. , can be obtained at higher speeds.

また、第１２図〜第１４図に示す本願第４番目の発明に
よる電界効果トランジスタの場合も、第６図〜第８図に
示す本願第１番目の発明による電界効果１〜ランジスタ
の場合、及びｍ９図〜第１１図に承り本願第３番目の発
明にＪ：る電界効果トランジスタの場合と同様に、負荷
に、ｎに異なる予定の値を有する３つの負荷電流を、所
望に応じて選択的に供給することができる、という特徴
を有する。Further, in the case of the field effect transistor according to the fourth invention of the present application shown in FIGS. 12 to 14, the case of the field effect transistor 1 to transistor according to the first invention of the present application shown in FIGS. As in the case of the field effect transistor according to the third invention of the present application in accordance with Figs. It has the characteristic that it can be supplied to

また、第１２図〜第１４図に承り本願第４番目の発明に
よる電界効果トランジスタによれば、上述した特徴を、
半導体層に１〜に１０が順次積層されている半尋体積層
体３１と、半尋体積層体３１内に形成されている半導休
領域Ｑ１及びＧ２と、半導体層に１及びＫＩＯにそれぞ
れオーミックにイ１されたグー１〜電極Ｇ１及びＧ２と
からなる極めて簡単な構成で得ることができる、という
特徴を右する。Further, according to the field effect transistor according to the fourth invention of the present application shown in FIGS. 12 to 14, the above-mentioned features are:
A half-layer laminate 31 in which layers 1 to 10 are sequentially laminated on the semiconductor layer, semi-conducting idle regions Q1 and G2 formed in the half-layer laminate 31, and semiconductor layers 1 and 10 on the semiconductor layer, respectively. The feature is that it can be obtained with an extremely simple configuration consisting of the ohmic electrodes G1 and G1 and G2.

なお、上述においては、本願箱１．第２．第３及び第４
番目の発明のそれぞれにつき、１つの実施例を述べたに
留まり、本願箱１．第２゜第３及び第４番目の発明のそ
れぞれにつき、本発明の精神をＩＢＪすることなしに種
々の変型、変更をなし得るであろう。In addition, in the above, the main application box 1. Second. 3rd and 4th
Only one embodiment has been described for each of the inventions in Box 1. 2. Various modifications and changes may be made to each of the 2nd and 4th inventions without departing from the spirit of the invention.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図及び第２図は、それぞれ従来の電界効果トランジ
スタを示ず略腺的断面図である。 第３図、第４図及び第５図は、本願第１番目の発明によ
る電界効果トランジスタの一例を示す、路線的平面図、
第３図のｒｖ　−ｒｖ棟線上断面図及び第３図のｖ−■
線上の断面図である。 第６図、第７図及び第８図は、本願第２番目の発明によ
る電界効果トランジスタの一例を示す、路線的平面図、
第６図のＶＩ［−Ｖｌｌ　Ｍ上の断面図及び第６図の■
−■線上の断面図である。 第９図、第１０図及び第１１図は、本願第３番目の発明
による電界効果トランジスタの一例を承り、路線的平面
図、第９図のＸ−Ｘ線上の断面図及び第９図のＸＩ−Ｘ
Ｉ綿線上断面図である。 第１２図、第１３図及び第１４図は、本願第４番目の発
明による電界効果トランジスタの一例を示す、路線的平
面図、第１２図のｘｍ−ｘ■綿線上断面図及び第１２図
のＸ　ＩＶ　−Ｘ　ＩＶ綿線上断面図である。 ３０・・・・・・・・・・・・・・・半絶縁性半導体基
板３１・・・・・・・・・・・・・・・半導体積層体に
１〜に１０・・・半導体層 Ｊ１２．Ｊ２３．Ｊ８９．１９１０ ・・・・・・・・・・・・・・・ＰＮ接合Ｑ１．Ｑ２・
・・・・・半導体領域 ３２・・・・・・・・・・・・・・・ソース電極３３・
・・・・・・・・・・・・・・ドレイン電極３４・・・
・・・・・・・・・・・・切欠３５・・・・・・・・・
・・・・・・ショッ］〜キ接合Ｇｌ、Ｇ２・・・・・・
グー（・電極 Ｅ１．Ｅ２・・・・・・電子蓄積層 出願人　　日本電信電話公社 第１図 第２図 第８図 第４図 第５図 第６図 第７図 第８図 第９図 ■ ｉ、’ｊ　１０１＝、：Ｊ 第１１図 第１２２Ｉ1 and 2 are respectively schematic cross-sectional views of conventional field effect transistors without showing them. FIG. 3, FIG. 4, and FIG. 5 are line plan views showing an example of a field effect transistor according to the first invention of the present application;
rv-rv ridge line top sectional view in Figure 3 and v-■ in Figure 3
It is a sectional view on a line. FIG. 6, FIG. 7, and FIG. 8 are line plan views showing an example of a field effect transistor according to the second invention of the present application;
A cross-sectional view on VI [-Vll M in FIG. 6 and ■
It is a sectional view on line -■. FIGS. 9, 10, and 11 show an example of a field effect transistor according to the third invention of the present application; -X
It is a top cross-sectional view of the I cotton line. 12, 13, and 14 are a plan view showing an example of a field effect transistor according to the fourth invention of the present application, a sectional view taken along the line xm-x■ in FIG. It is a sectional view taken along the line XIV-XIV. 30...Semi-insulating semiconductor substrate 31...1 to 10 semiconductor layers in the semiconductor laminate J12. J23. J89.1910 ・・・・・・・・・・・・PN junction Q1. Q2・
. . . Semiconductor region 32 . . . Source electrode 33.
・・・・・・・・・・・・・・・Drain electrode 34...
・・・・・・・・・・・・Notch 35・・・・・・・・・
・・・・・・Shop】～Ki junction Gl, G2...
Goo (Electrode E1.E2... Electron storage layer applicant Nippon Telegraph and Telephone Public Corporation Figure 1 Figure 2 Figure 8 Figure 4 Figure 5 Figure 6 Figure 7 Figure 8 Figure 9 ■ i,'j 101=,:J Figure 11, Figure 122I

Claims (1)

【特許請求の範囲】 １、比較的高いｎ形不純物濃度を有する第１の半導体層
と、 比較的高いｐ形不純物濃度を有する第２の半導体層と、 比較的小さな電子親和力を有し且つ比較的高いｎ形不純
物濃度を有する第３の半導体層と、 比較的大きな電子親和力を有し且つ比較的低い不純物濃
度を有する第５の半導体層と、比較的大きな電子親和ノ
コを有し且つ上記第５の半導体層とは異なる比較的低い
不純物濃度を有する第６の半導体°層と、 比較的小さな電子親和力を有し且つ比較的高い１１形不
純物濃度を有する第８の半導体層とが、それらの順に積
層されている半導体積層体を有し、 上記第１、第２及び第３の半導体層は、その第１及び第
２の半導体層間のＰＮ接合からそれぞれ第１及び第２の
半導体層側に拡がっている空乏層と、上記第２及び第３
の半導体層間のＰＮ接合からそれぞれ上記第２及び第３
の半導体層側に拡がっている空乏層とによって、上記第
１及び第２の半導体層の全領域に空乏層を形成し、且つ
上記第３の半導体層の上記第２の半導体層側から上記第
５の半導体層内に達しているまたは達していない空乏層
を形成しているに十分な、互の厚さを有し、上記半導体
積層体内に、上記第８の半導体層側から上記第５の半導
体層を越えて延長している、比較的高い不純物ｃＷを有
する第１及び第２の半導体領域が形成され、 上記第１及び第２の半導体領域に、それぞれソース電極
及びドレイン電極がオーミックに付され、 上記第１の半導体層に第１のゲート電極がオーミックに
付され、 上記第８の半導体層に、上記ソース電極及びドレイン電
極間の位置において、第２のゲート電極が、ショットキ
接合を形成し且つ当該ショットキ接合から上記第６の半
導体層内に達しているまたは達していない空乏層を形成
しているように付されている、ことを特徴とする電界効
果トランジスタ。 ２、比較的高いｎ形不純物濃度を有する第１の半導体層
と、 比較的高いｐ形不純物濃度を有する第２の半導体層と、 比較的小さな電子親和力を有し且つ比較的高いｎ形不純
物濃度を有する第３の半導体層と、 比較的大きな電子親和力を有し且つ比較的低い不純物濃
度を有する第４の半導体層と、比較的大きな電子親和力
を有し且つ比較的低い不純物濃度を有する第５の半導体
層と、比較的大きな電子親和力を有し且つ上記第５の半
導体層とは異なる比較的低い不純物濃度を有する第６の
半導体層と、 比較的大きな電子親和力を有し且つ比較的低い不純物濃
度を有する第７の半導体層と、比較的小さな電子親和力
を有し且つ比較的高いｎ形不純物′ｅＪ度を有する第８
の半導体層とが、それらの順に積層されている半導体積
層体を有し、 上記第１、第２及び第３の半導体層は、その第１及び第
２の半導体層間のＰＮ接合からそれぞれ第１及び第２の
半導体層側に拡がっている空乏層と、上記第２及び第３
の半導体層間のＰＮ接合からそれぞれ上記第２及び第３
の半導体層側に拡がっている空乏層とによって、上記第
１及び第２の半導体層の全領域に空乏層を形成し、且つ
上記第３の半導体層の上記第２の半導体層側から上記第
５の半導体層内に達しているまたは達していない空乏層
を形成しているに十分な、互の厚さを有し、上記半導体
積層体内に、上記第８の半導体層側から上記第５の半導
体層を越えて延長している、比較的＾い不純物濃度を有
ケる第１及び第２の半導体領域が形成され、 」−２第１及び第２の半導体領域に、それぞれソース電
極及びドレイン電極がオーミックに付され、 上記第１の半導体層に第１のゲート電極がオーミックに
付され、 上記第８の半導体層に、上記ソース電極及びドレイン電
極間の位置において、第２のゲート電極が、ショットキ
接合を形成し且つ当該ショットキ接合から上記第６の半
導体層内に達しているまたは達していない空乏層を形成
しているように付されている、ことを特徴とする電界効
果トランジスタ。 ３、比較的高いｎ形不純物濃度を有する第１の半導体層
と、 比較的高いｐ形不純物濃度を有する第２の半導体層と、 比較的小さな電子親和ノコを有し且つ比較的高いｎ形不
純物濃度を有づる第３の半導体層と、 比較的大きな電子親和力を右し且つ比較的低い不純物濃
度を有する第５の半導体層と、比較的大きな電子親和力
を有し且つ上記第５の半導体層とは異なる比較的低い不
純物濃度を有する第６の半導体層と、 比較的小さな電子親和力を有し且つ比較的高いｎ形不純
物濃度を有する第８の半導体層と、 比較的高いｐ形不純物濃度を右する第９の半導体層と、 比較的高いｌ）形不純物淵度を有する第１０の半導体層
とが、それらの順に積層されている半導体積層体を有し
、 上記第１、第２及び第３の半導体層は、その第１及び第
２の半導体層間のＰ　Ｎ接合からそれぞれ第１及び第２
の半導体層側に拡がっている空乏層と、上記第２及び第
３の半導体層間のＩ）Ｎ接合からそれぞれ上記第２及び
第３の半導体層側に拡がっている空乏層どにＪ：って、
上記第１及び第２の半導体層の全領域に空乏層を形成し
、且つ上記第３の半導体層の上記第２の半導体層側から
上記第５の半導体層内に達しているまたは達していない
空乏層を形成しているに十分な、互の厚さを有し、上記
第８、第９及び第１０の半導体層は、その第８及び第９
の半導体層間のＰＮ接合からそれぞれ第８及び第９の半
導体層側に拡がっている空乏層と、上記第９及び第１０
の半、導体層間のＰＮ接合からそれぞれ第９及び第１０
の半導体層側に拡がっている空乏層とによって、上記第
９及び第１０の半導体層の全領域に空乏層を形成し、且
つ上記第８の半導体層の上記第９の半導体層側から上記
第６の半導体層内に達しているまたは達していない空乏
層を形成しているに十分な、互の厚さを有し、 上記半導体ｆＦＩ層体内体内上記第１０の半導体層側か
ら上記第５の半導体層を越えて延長している、比較的高
い不純物濃度を有する第１及び第２の半導体領域が形成
され、 上記第１及び第２の半導体領域に、それぞれソース電極
及びドレイン電極がＡ゛−ミックに付され、 上記第１及び第１０の半導体層にそれぞれ第１及び第２
のゲート電極がオーミックに付されている、ことを特徴
とする電界効果トランジスタ。 ４、比較的高いｎ形不純物濃度を有する第１の半導体層
と、 比較的高いｐ形不純物濃度を有する第２の半導体層と、 比較的小さな電子親和力を有し且つ比較的高いｎ形不純
物濃度を有する第３の半導体層と、 比較的大ぎな電子親和力を右し且つ比較的低い不純物濃
度を有する第４の半導体層と、比較的大きな電子親和力
を有し且つ比較的低い不純物濃度を有づる第５の半導体
層と、比較的大きな電子親和力を有し且つ上記第５の半
導体層とは異なる比較的低い不純物濃度を有する第６の
半導体層と、 比較的大きな電子親和力を有し且つ比較的低い不純物濃
度を有する第７の半導体層と、比較的小さな電子親和力
を有し且つ比較的高いｎ形不純物濃度を有する第８の半
導体層と、 比較的高いｐ形不純物ｍ度を右する第９の半導体層と、 比較的高い１１形不純物濃度を有する第１０の半導体層
とが、それらの順に積層されている半導体積層体を有し
、 上記第１、第２及び第３の半導体層は、その第１及び第
２の半導体層間のＰＮ接合からそれぞれ第１及び第２の
半導体層側に拡がっている空乏層と、上記第・２及び第
３の半導体層間のＰＮ接合からそれぞれ拡がっている空
乏層とによって、上記第１及び第２の半導体層の全領域
に空乏層を形成し、且つ上記第３の半導体層の上記第２
の半導体層側から上記第５の半導体層内に達しているま
たは達していない空乏層を形成しているに十分な、互の
厚さを有し、 上記第８−１第９及び第１０の半導体層は、その第８及
び第９の半導体層間のＰＮ接合からそれぞれ第８及び第
９の半導体層側に拡がっている空乏層と、上記第９及び
第１０の半導体層間のＰＮ接合からそれぞれ上記第９及
び第１０の半導体層側に拡がっている空乏層とによって
、上記第９及び￥Ｓ１０の半導体層の全領域に空乏層を
形成し、且つ上記第８の半導体層の上記第９の半導体層
側から上記第６の半導体層内に達しているまたは達して
いない空乏層を形成しているに十分な、互の厚さを有し
、 上記半導体積層体内に、上記第１０の半導体層側から上
記第５の半導体層を越えて延長している、比較的高い不
純物濃度を有する第１及び第２の半導体領域が形成され
、 上記第１及び第２の半導体領域に、それぞれソース電極
及びドレイン電極がオーミックに付され、 上記第１及び第１０の半導体層に、それぞれ第１及び第
２のグー１〜電極がＡ−ミンクに付されている、ことを
特徴とする電界効果トランジスタ。[Claims] 1. A first semiconductor layer having a relatively high n-type impurity concentration, a second semiconductor layer having a relatively high p-type impurity concentration, and a comparatively low electron affinity. a third semiconductor layer having a relatively high n-type impurity concentration; a fifth semiconductor layer having a relatively large electron affinity and a relatively low impurity concentration; A sixth semiconductor layer having a relatively low impurity concentration, which is different from the semiconductor layer No. 5, and an eighth semiconductor layer having a relatively low electron affinity and a relatively high type 11 impurity concentration. It has a semiconductor stacked body stacked in order, and the first, second, and third semiconductor layers are arranged from a PN junction between the first and second semiconductor layers to the first and second semiconductor layer sides, respectively. The expanding depletion layer and the second and third
from the PN junction between the semiconductor layers of the second and third semiconductor layers, respectively.
A depletion layer is formed in the entire region of the first and second semiconductor layers, and the depletion layer is spread from the second semiconductor layer side of the third semiconductor layer to the second semiconductor layer side of the third semiconductor layer. The fifth semiconductor layer has a mutual thickness sufficient to form a depletion layer that reaches or does not reach into the semiconductor layer No. First and second semiconductor regions having relatively high impurity cW are formed extending beyond the semiconductor layer, and a source electrode and a drain electrode are ohmically attached to the first and second semiconductor regions, respectively. A first gate electrode is ohmically attached to the first semiconductor layer, and a second gate electrode forms a Schottky junction in the eighth semiconductor layer at a position between the source electrode and the drain electrode. and forming a depletion layer that extends or does not reach into the sixth semiconductor layer from the Schottky junction. 2. A first semiconductor layer having a relatively high n-type impurity concentration, a second semiconductor layer having a relatively high p-type impurity concentration, and a relatively high n-type impurity concentration having a relatively small electron affinity. a fourth semiconductor layer having a relatively large electron affinity and a relatively low impurity concentration; and a fifth semiconductor layer having a relatively large electron affinity and a relatively low impurity concentration. a sixth semiconductor layer having a relatively high electron affinity and having a relatively low impurity concentration different from the fifth semiconductor layer; and a sixth semiconductor layer having a relatively high electron affinity and a relatively low impurity concentration. a seventh semiconductor layer having a relatively low electron affinity and a relatively high n-type impurity 'eJ degree;
semiconductor layers are stacked in that order, and the first, second, and third semiconductor layers are connected to the first semiconductor layer from the PN junction between the first and second semiconductor layers, respectively. and a depletion layer extending to the second semiconductor layer side, and the second and third depletion layers.
from the PN junction between the semiconductor layers of the second and third semiconductor layers, respectively.
A depletion layer is formed in the entire region of the first and second semiconductor layers, and the depletion layer is spread from the second semiconductor layer side of the third semiconductor layer to the second semiconductor layer side of the third semiconductor layer. The fifth semiconductor layer has a mutual thickness sufficient to form a depletion layer that reaches or does not reach into the semiconductor layer No. first and second semiconductor regions having relatively high impurity concentrations extending beyond the semiconductor layer are formed, and a source electrode and a drain are formed in the first and second semiconductor regions, respectively. an electrode is ohmically attached to the first semiconductor layer, a first gate electrode is ohmically attached to the first semiconductor layer, and a second gate electrode is ohmically attached to the eighth semiconductor layer at a position between the source electrode and the drain electrode. , forming a Schottky junction and forming a depletion layer extending or not reaching into the sixth semiconductor layer from the Schottky junction. 3. A first semiconductor layer having a relatively high n-type impurity concentration, a second semiconductor layer having a relatively high p-type impurity concentration, and a relatively high n-type impurity having a relatively small electron affinity. a third semiconductor layer having a relatively high electron affinity and a relatively low impurity concentration; and a fifth semiconductor layer having a relatively high electron affinity and having a relatively low impurity concentration. a sixth semiconductor layer having a relatively low impurity concentration with different values, an eighth semiconductor layer having a relatively low electron affinity and a relatively high n-type impurity concentration, and a relatively high p-type impurity concentration. and a tenth semiconductor layer having a relatively high l) type impurity depth, the semiconductor stack has a semiconductor stacked body in which the first, second and third semiconductor layers are stacked in that order. The semiconductor layer has a first and a second semiconductor layer, respectively, from a P-N junction between the first and second semiconductor layers.
and the depletion layer extending from the I)N junction between the second and third semiconductor layers to the second and third semiconductor layers, respectively. ,
A depletion layer is formed in the entire region of the first and second semiconductor layers, and reaches or does not reach into the fifth semiconductor layer from the second semiconductor layer side of the third semiconductor layer. The eighth, ninth, and tenth semiconductor layers have mutual thicknesses sufficient to form a depletion layer, and the eighth, ninth, and tenth semiconductor layers have mutual thicknesses sufficient to form a depletion layer.
a depletion layer extending from the PN junction between the semiconductor layers to the eighth and ninth semiconductor layers, respectively;
the 9th and 10th halves from the PN junction between the conductor layers, respectively.
A depletion layer is formed in the entire region of the ninth and tenth semiconductor layers, and the depletion layer extends from the ninth semiconductor layer side of the eighth semiconductor layer to the ninth semiconductor layer side. the fifth semiconductor layer from the tenth semiconductor layer side within the semiconductor fFI layer; First and second semiconductor regions having relatively high impurity concentrations are formed that extend beyond the semiconductor layer, and a source electrode and a drain electrode are formed in the first and second semiconductor regions, respectively. the first and second semiconductor layers are applied to the first and tenth semiconductor layers, respectively.
A field effect transistor characterized in that a gate electrode is ohmicly attached. 4. A first semiconductor layer having a relatively high n-type impurity concentration, a second semiconductor layer having a relatively high p-type impurity concentration, and a relatively high n-type impurity concentration having a relatively low electron affinity. a fourth semiconductor layer having a relatively large electron affinity and a relatively low impurity concentration; and a fourth semiconductor layer having a relatively large electron affinity and a relatively low impurity concentration. a fifth semiconductor layer; a sixth semiconductor layer having a relatively large electron affinity and having a relatively low impurity concentration different from the fifth semiconductor layer; a seventh semiconductor layer having a low impurity concentration; an eighth semiconductor layer having a relatively small electron affinity and a relatively high n-type impurity concentration; and a ninth semiconductor layer having a relatively high p-type impurity concentration. and a tenth semiconductor layer having a relatively high type 11 impurity concentration are stacked in this order, and the first, second and third semiconductor layers are: A depletion layer extending from the PN junction between the first and second semiconductor layers toward the first and second semiconductor layers, respectively, and a depletion layer extending from the PN junction between the first, second, and third semiconductor layers, respectively. a depletion layer is formed in the entire region of the first and second semiconductor layers, and a depletion layer is formed in the second semiconductor layer of the third semiconductor layer.
have mutual thicknesses sufficient to form a depletion layer that reaches or does not reach into the fifth semiconductor layer from the semiconductor layer side of the 8-1, 9th and 10th semiconductor layers, and The semiconductor layer has a depletion layer extending from the PN junction between the eighth and ninth semiconductor layers toward the eighth and ninth semiconductor layers, respectively, and a depletion layer extending from the PN junction between the ninth and tenth semiconductor layers to the side of the eighth and ninth semiconductor layers, respectively. With the depletion layer spreading toward the ninth and tenth semiconductor layers, a depletion layer is formed in the entire region of the ninth and ¥S10 semiconductor layers, and the ninth semiconductor of the eighth semiconductor layer The tenth semiconductor layer side has a mutual thickness sufficient to form a depletion layer that reaches or does not reach into the sixth semiconductor layer from the layer side; first and second semiconductor regions having relatively high impurity concentrations extending beyond the fifth semiconductor layer are formed, and a source electrode and a drain are provided in the first and second semiconductor regions, respectively. A field effect transistor characterized in that an electrode is ohmicly attached, and first and second goo 1 to A-mink electrodes are attached to the first and tenth semiconductor layers, respectively.
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