JPH01125985A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はへテロ接合を利用する電界効果型トランジスタ
に係り、特に高速なトランジスタを再現性良く得るのに
好適なゲート電極材料に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a field effect transistor using a heterojunction, and particularly to a gate electrode material suitable for obtaining a high-speed transistor with good reproducibility.
Ｇ ａ Ａ ｓとゲート電極の間にアンドープＡｌ（Ｔ
ａＡｓ）層を有する電界効果型トランジスタ（ＦＥＴ）
の第１の従来例〔ヒダ他、アイ・イー・デイ−・エム８
６ 、 （Ｈ，Ｈｉｄａ ｅｔａｌ、ＩＥＤＭ−８６）
Ｐ２Ｓ５）を第４図を用いて説明する。アンドープＧ
ａ Ａ ５ｙｆｊ１上にｎドープＧ ａ Ａ ｓ層２．
アンドープＡＱｘＧａｚ−ｘＡＳ層が順次形式されてお
り、タングステンシリサイド（ＷＳｉｘ）ゲート電極４
の電圧によってｎ型ＧａＡｓ層５を通ってソース・ドレ
イン電極６間を流れる電流を制御する。ただし第１図中
５は、ゲート電極４をマスクにしてイオン打込みにより
形成したソース・ドレイン低抵抗領域（ｎ十領域）であ
る０本ＦＥＴではタングステンシリサイドゲート電極４
の電圧によってＧａＡｓ層２に流れる電流が制御される
６次に第２の従来の例〔アライ他２日本応用物理学会誌
・第２４巻第Ｌ６２３頁、１９８５年〕を第２図を用い
て示す。Undoped Al (T
Field effect transistor (FET) with aAs) layer
The first conventional example [Hida et al., I.D.M. 8
6, (H, Hida et al., IEDM-86)
P2S5) will be explained using FIG. Undoped G
N-doped G a As layer 2 on a A 5yfj1.
An undoped AQxGaz-xAS layer is sequentially formed and a tungsten silicide (WSix) gate electrode 4 is formed.
The current flowing between the source and drain electrodes 6 through the n-type GaAs layer 5 is controlled by the voltage. However, 5 in FIG. 1 is a source/drain low resistance region (n+ region) formed by ion implantation using the gate electrode 4 as a mask.
A second conventional example in which the current flowing through the GaAs layer 2 is controlled by the voltage of [Arai et al. 2 Journal of the Applied Physics Society of Japan, Vol. .
本従来例は、第１の従来例におけるｎ型Ｇ ａ Ａ ｓ
層２を除いた以外、第１の従来例と同等の構造を有する
６本ＦＥＴではタングステンシリサイドゲート電極４の
電圧によってアンドープＧ ａ Ａ ｓ層１とアンドー
プＡ Ｑ ｘ Ｇ ａ １−ＸＡＳＡＢＯ３面を流れる
電流が制御される。This conventional example is an n-type GaAs in the first conventional example.
In a six-wire FET having the same structure as the first conventional example except for layer 2, the voltage of the tungsten silicide gate electrode 4 causes a flow in the undoped Ga As layer 1 and the undoped A Q x Ga 1-XASABO 3 plane. Current is controlled.
なお第１図、第２図において、ソース・ドレイン電極６
ののオーミック接合、或いはゲート電極４のショットキ
接合の再現性を向上する目的でアンドープＡＱｘＧａ１
−ｘＡｓ層３とゲート電極４の間にアンドープＧ ａ
Ａ ｓ層を挟む場合もある。Note that in FIGS. 1 and 2, the source/drain electrode 6
For the purpose of improving the reproducibility of the ohmic junction of the gate electrode 4 or the Schottky junction of the gate electrode
-xAs layer 3 and gate electrode 4 have undoped Ga
In some cases, an As layer is sandwiched between the layers.
ここで、第１の従来例のＦＥＴのしきい値電圧（７丁）
は次式で与えられる。Here, the threshold voltage of the FET of the first conventional example (7 units)
is given by the following equation.
ＶＴ＝φＢ−ΔＥｃ−ｑ Ｎｏｔ （ａ ＋ ｔ ／
２）／ ｔ ｓ・・・（１）
ここでφＢは、ゲート電極界面のショットキ障壁高さ、
ΔＥＣは、ＡＱｘＧａｘ−ｘＡｓ とＧ ａ Ａ ｓ
の伝導体不連続（Ｘ＝０．３（７）場合約０．２Ｖ）、
ｑは単位電荷、Ｎｏｌ、ｔはそれぞれｎ型Ｇ ａ Ａ
ｓ層２の不純物濃度と厚さ、ａは第１図のアンドープＡ
Ｑ ｘＧ ａ ｘ−ｘＡｒ、層３の厚さ、ｆ３は層２
２層３の誘電率で両層とも等争いものと仮定している。VT=φB-ΔEc-q Not (a + t/
2)/ts...(1) Here, φB is the Schottky barrier height at the gate electrode interface,
ΔEC is AQxGax-xAs and GaAs
conductor discontinuity (approximately 0.2V when X=0.3(7)),
q is unit charge, Nol and t are n-type Ga A
The impurity concentration and thickness of the s layer 2, a is the undoped A in FIG.
Q xG a x-xAr, thickness of layer 3, f3 is layer 2
It is assumed that the dielectric constants of the two layers 3 are equally competitive.
また第２の従来例の場合Ｖｔは次式で与えられる。Further, in the case of the second conventional example, Vt is given by the following equation.
Ｖｒ＝φ８−ΔＥｃ −（２）この場合ＶＴ
が不純物濃度ＮＯに依存しないためのＶＴのばらつきが
少ないという利点がある。Vr=φ8−ΔEc−(2) In this case VT
Since VT does not depend on the impurity concentration NO, there is an advantage that there is little variation in VT.
（発明が解決しようとする問題点１
通常用いられているエンハンスメント型のＦＥＴを用い
て構成する回路（ＤＣＦＬ回路）において電源電圧を低
くおさえ低消費電力化するためにはしきい値電圧正で小
さな値（通常０ 、、２ Ｖ程度）をとることが望まし
い、ところが第１の従来例ではｔ、ａ、Ｎｏの典型的な
値としてｔ＝５ｎｍ、ａ＝＝２０ｎｍ、Ｎｏ＝３Ｘ１０
”ｃｍ−８とした場合、ＶＴは約０．４Ｖと高くなって
しまう。ただし、式４式％
式（１）によれば、ｔ、ａ、Ｎｐのいずれかを大きくす
ることによりＶｔを小さくできるが、ｔまたはａを大き
くした場合、実効的なチャネル深さが大きくなるため、
ＦＥＴの相互コンダクタンスが低下し、またゲート長が
短くなった時にしきい値電圧が負側にシフトする、いわ
ゆる短チヤネル効果が起きやすくなる問題点がある。ま
た、ＮＯを大きくした場合は、電子の易動度が低下した
り、添加したｎ型不純度が熱処理によって容易に拡散し
てしまうなどの問題がある。一方第２の従来例では、Ｖ
Ｔは式（２）より一義的に
Ｖｔ＝０．８Ｖ
と決ってしまうため、不純物濃度の変動によるばらつき
の問題を生じない利点があるものの、ＶＴが非常に大き
い値となってしまう０本発明は以上の問題点を改善する
新しい半導体装置を提供することにある。(Problem to be solved by the invention 1) In order to keep the power supply voltage low and power consumption low in a circuit (DCFL circuit) constructed using commonly used enhancement type FETs, it is necessary to have a positive threshold voltage and a small However, in the first conventional example, the typical values of t, a, and No are t=5 nm, a==20 nm, and No=3×10.
If ``cm-8'' is used, VT will be as high as approximately 0.4 V. However, according to formula 4 (1), Vt can be reduced by increasing either t, a, or Np. However, if you increase t or a, the effective channel depth will increase, so
There is a problem in that the mutual conductance of the FET decreases and the threshold voltage shifts to the negative side when the gate length becomes short, which is a so-called short channel effect. Furthermore, when the amount of NO is increased, there are problems such as a decrease in electron mobility and the added n-type impurity being easily diffused by heat treatment. On the other hand, in the second conventional example, V
Since T is uniquely determined as Vt=0.8V from equation (2), there is an advantage that there is no problem of variation due to fluctuations in impurity concentration, but VT becomes a very large value. The object of the present invention is to provide a new semiconductor device that improves the above problems.
上記目的は、第１図及ビ第２＠に示した従来例において
、タングステン（Ｗ）をゲート電極４として使用するこ
とにより達成される。The above object is achieved by using tungsten (W) as the gate electrode 4 in the conventional example shown in FIGS.
タングステンシリサイドをゲート電極に用いた場合、φ
Ｂが１．ＯＶ （ＡＱｘＧａｉ−ｘＡｓのＸが０．３の
場合）であったのに対し、タングステンを使用した場合
、φＢは０．８ｖと低くなる。従って、第１図に示した
構造のＦＥＴでは、ｔ＝５ｎｍ。When tungsten silicide is used for the gate electrode, φ
B is 1. OV (when X of AQxGai-xAs is 0.3), whereas when tungsten is used, φB is as low as 0.8v. Therefore, in the FET having the structure shown in FIG. 1, t=5 nm.
ａ ＝ ２０ ｎ ｍ ＋で、ＶＴ＝０．２Ｖとするに
は、Ｎｏ〜２．７ Ｘ １０”ａｓ−８
となり、タングステンシリサイドを用いた場合。When a = 20 nm + and VT = 0.2V, it becomes No ~ 2.7 x 10"as-8, and when tungsten silicide is used.
３．９ Ｘ １０”（！ｌ−’であったのに比べ、十分
低い値となるので、易動度の増大、また熱処理の際のｎ
型不純物の拡散の低減がはかられる。また第２図に示し
たＦＥＴではＶｔ＝０．６ＶとＶｔを２５％低下するこ
とができるので、不純物添加しないためＶＴのばらつき
が小さいという利点を保ちつつ、電源電圧を低くでき、
低消費電力化が実現される。3.9
Diffusion of type impurities can be reduced. In addition, in the FET shown in Figure 2, Vt can be lowered by 25% to Vt = 0.6V, so the power supply voltage can be lowered while maintaining the advantage that VT variation is small because no impurities are added.
Lower power consumption is achieved.
しかもタングステンはタングステンシリサイドに比べ電
気抵抗率が１ケタ近く低いため、ゲート抵抗に伴う遅延
を小さくすることができ、素子の高速化を実現できる。Moreover, since tungsten has an electrical resistivity that is nearly an order of magnitude lower than that of tungsten silicide, it is possible to reduce the delay associated with gate resistance, thereby realizing higher speed devices.
従来、ガリウム・ヒ素メタルーセミコンダクタ フィー
ルド エフェクトトランジスタ（ＧａＡｓ Ｍｅｔａｌ
−３ｅ＋ｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔａｒ ＭＥＳＦＦＴ）では、
エンハンスメント型ＦＥＴのゲート順方向電圧における
動作マージンを確保する上で高いφＢが適していた。こ
れはＧａＡｓ ＭＥＳＦＦＴにおいては、ゲート電圧
がφＢ以上では、大きな電流がゲートに流れ込むための
回路中でゲート電圧がφＢ付近でクランプされてしまう
ことによる。Conventionally, gallium arsenide metal semiconductor field effect transistors (GaAs Metal
-3e+m1conductor Field-Eff
ect Transistor MESFFT),
A high φB was suitable for securing an operating margin in the gate forward voltage of the enhancement type FET. This is because in the GaAs MESFFT, when the gate voltage is higher than φB, the gate voltage is clamped around φB in the circuit in which a large current flows into the gate.
ところが本発明におけるＦＦＴではドープしないＡ Ｑ
ｘＧ ａ ｔ−ｘＡｓをゲート電極とＧ ａ Ａ ｓ
層の間に設けるため、ゲートに大きな順方向電圧を印加
した場合でも、チャネルとゲートの間にはΔＥｃに相当
する障壁が存在し、しかもドープしていないのでＡ Ｑ
ｘＧ ａ １−ｘＡ ｓ層にはキャリアが発生するこ
とがないため、ゲートには電流が流れに＜＜。However, in the FFT of the present invention, A Q
xG a t-xAs as the gate electrode and Ga As
Because it is provided between layers, even if a large forward voltage is applied to the gate, there is a barrier equivalent to ΔEc between the channel and gate, and since it is not doped, A Q
Since no carriers are generated in the xG a 1-xA s layer, current flows through the gate.
φＢが小さくても問題ない、また第１図、第２図におい
て、アンドープＡ Ｑ ｘＧ ａ ｚ−ｘＡ ｓ層３と
ゲート電極４の間にアンドープＧａＡｇをはさんだ場合
においてもゲート電極４にタングステンを用いることに
より同様な効果が得られる。また、ここではＡ Ｑ Ｇ
ａ Ａ ｓ ／ Ｇ ａ Ａ ｓヘテロ接合を用いた
場合について述べたが、このほかのへテロ接合、例えば
ＩｎＡｌＡｓ／ＩｎＧａＡｓ等の場合も同様で電子親和
力の大きい層がゲート電極と下部導電層の間のアンドー
プ層を形成しているＦＥＴにおいてタングステンをゲー
ト電極に用いることにより同様の効果が得られる。There is no problem even if φB is small, and even when undoped GaAg is sandwiched between the undoped AQxGaz-xA s layer 3 and the gate electrode 4 in FIGS. A similar effect can be obtained by using it. Also, here A Q G
Although we have described the case where an aAs/GaAs heterojunction is used, the same applies to other heterojunctions such as InAlAs/InGaAs, where a layer with high electron affinity is between the gate electrode and the lower conductive layer. A similar effect can be obtained by using tungsten for the gate electrode in an FET in which an undoped layer is formed.
実施例１
本発明の第１の実施例を第１図を用いて説明する。アン
ドープＧ ａ Ａ ｓ層１上に厚さ５ｎｍ、濃度３ Ｘ
１０ ”Ｑｌ−８シリコンをドープしたｎ型ＧａＡｓ
層２．厚さ２０ｎｍのアンドープＡ Ｑ ｘＧ ａ １
−ＸＡ ５（Ｘ＝０．３）層３を分子線エピタキシー法
により順次成長する０次いでアンドープＡ Ｑ ｘＧ
ａ ｚ−ｘＡｓＰ！Ｊ３上に長さ０．５ｐｍ、厚さ２０
０ｎｍののタングステンから成るゲート電極４を形成し
た。ただしタングステンの堆積にはスパッタ法を用いた
。Example 1 A first example of the present invention will be described with reference to FIG. 5 nm thick, concentration 3X on undoped G a As layer 1
10”Ql-8 silicon doped n-type GaAs
Layer 2. Undoped A Q x G a 1 with a thickness of 20 nm
-XA 5 (X=0.3) layer 3 is grown sequentially by molecular beam epitaxy 0 then undoped A Q xG
az-xAsP! On J3, length 0.5pm, thickness 20
A gate electrode 4 made of 0 nm tungsten was formed. However, sputtering was used to deposit tungsten.
次いで該タングステンゲート電極４をマスクにして加速
電圧７５ＫＶ、ドーズ量３ Ｘ １０ ”ａｍ−”でＳ
ｉイオンを打込み、その後９５０℃、５秒間の熱処理を
施して、上記の打込んだＳｉを活性化し、ソース・ドレ
イン低抵抗領域５を形成し、最後にソース・ドレインの
オーミック電極６を形成する。Next, using the tungsten gate electrode 4 as a mask, S
i ions are implanted, and then heat treatment is performed at 950° C. for 5 seconds to activate the implanted Si, form source/drain low resistance regions 5, and finally form source/drain ohmic electrodes 6. .
本実施例によるＦＥＴ及び従来のタングステンシリサイ
ドをゲート電極に用いたＦＥＴの電流−電圧特性を第３
図に示す。従来のタングステンシリサイドをゲート電極
に用いた場合、しきい値電圧が約０．４ ■と大きかっ
たのに対し、本実施例によるＦＥＴでは０．２ｖと低い
、このため従来に比べて電源電圧を０．２Ｖ と低くす
ることができた。このため本ＦＥＴを用いた回路の低消
費電力化が実現でき高集積化が可能となった。The current-voltage characteristics of the FET according to this example and the conventional FET using tungsten silicide for the gate electrode are shown in the third example.
As shown in the figure. When conventional tungsten silicide was used for the gate electrode, the threshold voltage was as high as approximately 0.4V, whereas in the FET according to this embodiment, the threshold voltage was as low as 0.2V. It was possible to lower the voltage to 0.2V. Therefore, the power consumption of a circuit using this FET can be reduced, and high integration becomes possible.
実施例２
本発明の第２の実施例を第２図を用いて説明する。アン
ドープＧ ａ Ａ ｓ層１上に厚さ２０ｎｍのＡｌ１ｘ
Ｇａｔ−ｘＡｓ（Ｘ＝０．３）層３を分子線エピタキシ
ー法により成長する。タングステンゲート電極４．ソー
ス・ドレイン低抵抗領域５．ソース・ドレイン電極６の
形成方法は第１の実施例と全く同じである。Example 2 A second example of the present invention will be described using FIG. 2. 20 nm thick Al1x on undoped GaAs layer 1
A Gat-xAs (X=0.3) layer 3 is grown by molecular beam epitaxy. Tungsten gate electrode 4. Source/drain low resistance region5. The method of forming the source/drain electrodes 6 is exactly the same as in the first embodiment.
第４図に本発明によるＦＥＴ及びタングステンシリサイ
ドをゲート電極に用いたＦＥＴの電流電圧特性を示す。FIG. 4 shows the current-voltage characteristics of the FET according to the present invention and the FET using tungsten silicide for the gate electrode.
従来のタングステンシリサイドをゲート電極に用いた場
合、しきい値電圧が０．８Ｖであったのに対し１本実施
例では０．６Ｖ となる。このため第１の実施例と同様
に電源電圧を０．２ｖ低くすることができ低消費電力化
が実現できた。When conventional tungsten silicide is used for the gate electrode, the threshold voltage is 0.8V, but in this embodiment it is 0.6V. Therefore, as in the first embodiment, the power supply voltage could be lowered by 0.2 V, and lower power consumption could be achieved.
上記第１．第２の実施例で、タングステンはスパッタ法
で堆積したが、このほかＣＶＤ法（ケミカル ベーパー
デポジション： Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ） 、電子ビーム蒸着法等、他の方法
で堆積しても良い。Above 1st. In the second example, tungsten was deposited by sputtering, but in addition to this, tungsten was deposited by CVD (chemical vapor deposition).
It may be deposited by other methods such as position) or electron beam evaporation.
なお前記実施例では２０ｎｍの厚さのタングステンによ
って０．５μｍの長さのゲート電極を形成したが、さら
に細いゲート電極を形成するには、さらに膜厚を薄くす
ることが望ましい。In the above embodiment, a gate electrode with a length of 0.5 μm was formed using tungsten with a thickness of 20 nm, but in order to form an even thinner gate electrode, it is desirable to further reduce the film thickness.
本発明によれば、従来に比べ約０．２Ｖ Ｌきい値電
圧の小さいエンハンスメント型ＦＥＴを作成することが
できる。このため本ＦＥＴを用いた回路の電源電圧を約
０．２Ｖ小さくすることができ、低消費電力化がはかれ
、ひいては高集積化に有利となる。またゲート抵抗も従
来に比べ、１ケタ小さくなるので高速化も可能となる。According to the present invention, it is possible to create an enhancement type FET with a lower L threshold voltage of about 0.2 V than the conventional one. Therefore, the power supply voltage of a circuit using this FET can be reduced by about 0.2 V, resulting in lower power consumption, which is advantageous for higher integration. Furthermore, since the gate resistance is reduced by one order of magnitude compared to the conventional method, it becomes possible to increase the speed.
第１図、第２図はいずれも従来例、本発明の詳細な説明
するのに用いたＦＥＴの断面図、第３図、第４図はそれ
ぞれ本発明の第１の実施例と従来例、第２の実施例と従
来例のＦＥＴの電流電圧第１図
／″Ｓ−／
ゲート／ぐづアズ（Ｖ）1 and 2 are a conventional example, and a sectional view of an FET used for detailed explanation of the present invention, and FIGS. 3 and 4 are a first embodiment of the present invention and a conventional example, respectively. Figure 1: Current and voltage of FETs in the second embodiment and conventional example
Claims (1)
親和力を有し、かつｎ型或いはｐ型の不純物がいずれも
故意に添加されていない第２の半導体層が設けられ、上
記第２の半導体層上に第１の半導体中或いは第１の半導
体と第２の半導体の界面を流れる電流を制御する電極が
設けられた半導体装置において、上記電極の少なくとも
下部半導体と接する部分がタングステンからなることを
特徴とする半導体装置。1. A second semiconductor layer having a larger electron affinity than the first semiconductor and to which neither n-type nor p-type impurities are intentionally added is provided on the first semiconductor, and A semiconductor device in which an electrode is provided on a semiconductor layer for controlling a current flowing in the first semiconductor or at an interface between the first semiconductor and the second semiconductor, wherein at least a portion of the electrode in contact with the lower semiconductor is made of tungsten. A semiconductor device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28326487A JPH01125985A (en) | 1987-11-11 | 1987-11-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28326487A JPH01125985A (en) | 1987-11-11 | 1987-11-11 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125985A true JPH01125985A (en) | 1989-05-18 |
Family
ID=17663202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28326487A Pending JPH01125985A (en) | 1987-11-11 | 1987-11-11 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125985A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
-
1987
- 1987-11-11 JP JP28326487A patent/JPH01125985A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
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