JPS59110086A - Integrated storage circuit - Google Patents

Abstract

PURPOSE:To obtain a storage circuit which attains fast access by adding a means which transfers input/output information between the outside and a memory cell having an address corresponding to a point near a memory cell corresponding to a point in an address space indicated by an address signal. CONSTITUTION:For example, X and Y address signals AX and AY are supplied externally and the numbers indicated by those signals are ax and ay. Then, the number indicated by the high-order seven-bit signal A'X of the AX is denoted as a'x and the number indicated by the low-order two-bit signal A''X of the AX is denoted as a''x, so that ax=4a'x+a''x. When a''x is 1 or 2, phiS0 and phiS3 are both at low potentials and phi'S0 and phi'S3 are both at high potentials. In an RS0, RS1, RS2, and RS3, SRj and WLj are connected electrically, and RD included in the RS0, RS1, RS2, and RS3 hold SRa'x at a high voltage, so the WLa'x of MA0, MA1, MA2, and MA3 is driven at a high voltage. On the other hand, CS0 connects the bit line BLaY to D0, and CS1, CS2, and CS3 connect bit lines BLaY of the MA1, MA2, and MA3 to D1, D2, and D3, BLaY-1 to D1-, D2-, and D3-, and BLaY+1 to D1+, D2+, and D3+.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、多数のメモリセルを同一基板上に集積した集
積記憶回路の構成法に関するものであり、主としてディ
ジタル符号化された画像データや音声データを処理ある
いは認識するための装置に好適な集積記憶回路に関する
。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a method for configuring an integrated memory circuit in which a large number of memory cells are integrated on the same substrate, and mainly relates to a method for configuring an integrated memory circuit in which a large number of memory cells are integrated on the same substrate, and mainly relates to a method for configuring an integrated memory circuit in which a large number of memory cells are integrated on the same substrate. The present invention relates to an integrated memory circuit suitable for a device for processing or recognizing.

〔従来技術〕[Prior art]

従来、集積記憶回路は一般に横行縦列に従って７トリツ
クス状にならべたメモリセルから成るメモリセルアレイ
が主要な構成要素となっている。Conventionally, the main component of an integrated memory circuit has been a memory cell array consisting of memory cells arranged in a seven-trick pattern according to rows and columns.

メモリセルアレイ内には横行に対応し゛Ｃビット線が配
線され、縦列に対応してワード線が配線されており、ビ
ット線とワード線は互に直交しており、各々の交点毎に
メモリセルが配置されている。横行の数、縦列の数がと
もに２Ｎ（Ｎは正の整数）であるとし、各横行及び各縦
列に順にＯから２ゞ−１までの番号を与え、Ｙ番の縦列
とＹ番の横行の交点にあるメモリセルをＭＣ（Ｘ、Ｙ）
と表わすこととする。In the memory cell array, C bit lines are wired corresponding to the rows, and word lines are wired corresponding to the columns.The bit lines and word lines are orthogonal to each other, and a memory cell is connected at each intersection. It is located. Assume that both the number of rows and the number of columns are 2N (N is a positive integer), and each row and each column is given a number from O to 2-1 in order, and the Y-th column and Y-th row are MC the memory cell at the intersection (X, Y)
Let us express it as

第１図は従来の集積記憶回路の例を示す。第１図におい
て、メモリセルアレイＭ　Ａ　１０には縦列選択回路Ｒ
Ｓ　１１、横行選択回路ＣＳ　１．３、入出力回路工０
１５が付加されており、Ｍ　Ａ　１０のワード線ＷＬ１
２はすべてＲＳ　１１に接続され、ＭＡＩＯの１３Ｌ１
４はすべてＣ８１３に接続されている。Ｃ８１３とＩＯ
１５はデータ線Ｄ１５によって接続されている。ＲＳ　
１．１にはＮビットのＸアドレス信号Ａ工が与えられ、
またＣ　Ｓ　１３にはＮビットのＹアドレス信号Ａアが
与えられる構成になっている。アドレス信号ＡＸ、ＡＹ
はそれぞれＮビットの論理信号でありきノＯかも２Ｎ−
１までの整数値を表わし、アドレス信号ＡＸ及びＡＹが
表わす整数値をそれぞれａＸ及びａＹとする。Ｒ８１１
は与えられたＡＸを解読してａＸ番の縦列に対応するワ
ード線ＷＬを駆動する。このワード線ＷＬの駆動によっ
てａＸ番の縦列に属するメモリセルは各々対応するピッ
）線ＢＬと電気的に接続され、このピッ）ＩＢＬを通し
てメモリセルへ情報の書込み及びメモリセルから情報の
読出しが可能となる。FIG. 1 shows an example of a conventional integrated memory circuit. In FIG. 1, the memory cell array M A 10 includes a column selection circuit R.
S 11, lateral selection circuit CS 1.3, input/output circuit 0
15 is added, and the word line WL1 of MA 10
2 are all connected to RS 11 and MAIO's 13L1
4 are all connected to C813. C813 and IO
15 are connected by a data line D15. R.S.
1.1 is given an N-bit X address signal A,
Further, the configuration is such that an N-bit Y address signal Aa is applied to the C S 13. Address signals AX, AY
are each N-bit logic signals, and may be 2N-
It represents an integer value up to 1, and the integer values represented by address signals AX and AY are aX and aY, respectively. R811
decodes the applied AX and drives the word line WL corresponding to the column numbered aX. By driving this word line WL, the memory cells belonging to the column numbered aX are electrically connected to the corresponding pin) line BL, and information can be written to and read from the memory cell through this pin) IBL. becomes.

一方、ＣＳ　１３は与えられたＡＹを解読してａＹ番の
横行に対応するビット線ＢＬをデータ線りと電気的に接
続する。故に、メモリセルＭＣ（ａｘ、ａＹ）がビット
線ＢＬ及びデータ線りを通して入出力回路■Ｑ　１５と
電気的に接続され、■０１５によってＭＣ（ａｘ、ａＹ
）へ情報の書込み及び読出しが可能な状態となる。すな
わちＭＣ（ａＸ、ａＹ）がアクセスされる。On the other hand, the CS 13 decodes the applied AY and electrically connects the bit line BL corresponding to the aY-th row to the data line. Therefore, the memory cell MC (ax, aY) is electrically connected to the input/output circuit Q15 through the bit line BL and the data line, and the memory cell MC (ax, aY) is connected by
) becomes possible to write and read information. That is, MC (aX, aY) is accessed.

このアクセス法はアドレス信号ＡＸ、ＡＹによって指定
されたメモリセルＭｅ（ａＸ、ａＹ）をアクセスするい
わゆるランダムアクセス法である。従来このランダムア
クセス法の他にニブルアクセス法モ用いられている。ニ
ブルアクセス法においては、すべ′Ｃのメモリセルは４
個づつのグループとして取り扱われる。例えばＭＣ（Ｘ
、Ｙｏ）、ＭＣ（Ｘ、Ｙｏ＋１）。This access method is a so-called random access method in which the memory cell Me (aX, aY) specified by the address signals AX, AY is accessed. Conventionally, in addition to this random access method, a nibble access method has also been used. In the nibble access method, all 'C' memory cells are 4
treated as individual groups. For example, MC(X
, Yo), MC(X, Yo+1).

八）Ｃ（Ｘ、Ｙｏ＋２）及びＭＣ（Ｘ、Ｙｏ＋３）　（
ただし、Ｘは０以上２Ｎ−１以下の整数であり、Ｙｏは
０以上２Ｎ−１以丁で４で割り切れる整数である。）が
同一グループである。ニブルアクセス法においては、ア
ドレス信号で指定されたメモリセルがまずアクセスされ
、続いて同一グループに属する３つのメモリセルが次々
に高速にアクセスされる。8) C(X, Yo+2) and MC(X, Yo+3) (
However, X is an integer from 0 to 2N-1, and Yo is an integer from 0 to 2N-1 and divisible by 4. ) are the same group. In the nibble access method, a memory cell designated by an address signal is first accessed, and then three memory cells belonging to the same group are accessed one after another at high speed.

ところで、画像情報は本質的に２次元の情報であり、そ
の処理においてはある画素の情報とその近傍にある画素
の情報の処理を高速に行なう必要性が高い。このような
画素の情報を上述したランダムアクセス法による記憶情
報のアクセスを行なう従来の集積記憶回路に記憶すると
、近傍画素の情報を高速に入出力することができない。Incidentally, image information is essentially two-dimensional information, and in its processing, it is highly necessary to process information on a certain pixel and information on pixels in its vicinity at high speed. If such pixel information is stored in a conventional integrated memory circuit that accesses stored information using the above-mentioned random access method, information about neighboring pixels cannot be input/output at high speed.

また、ニブルアクセス法によっても、近傍画素の情報が
必も−ｒ同一グループのメモリセルに記憶されるように
することはできない。なぜならば、ニブルアクセス法に
よって高速にアクセスされるメモリセルは固定された４
個であり、任意の情報の近傍のアドレスを持つ情報では
ないからである。Further, even with the nibble access method, it is not possible to ensure that the information of neighboring pixels is necessarily stored in the memory cells of the same group. This is because memory cells that are accessed quickly by the nibble access method have a fixed 4
This is because it is not information that has an address near any information.

このように、従来の集積記憶回路に？いては、あるメモ
リセルＭＣ（Ｘ、Ｙ）の情報とともにその近傍のアドレ
スに対応１−るメモリセル、例えハＭＣ（Ｘ−１、Ｙ）
　、　ＭＣ（Ｘ＋１　、Ｙ）　、　ＭＣ（Ｘ、Ｙ−１）
　、　Ｍ　Ｃ（ｘ、ｙ＋１　）等を高速に出力させるこ
とはできなかった。In this way, to traditional integrated memory circuits? In this case, the information of a certain memory cell MC(X, Y) and the memory cell corresponding to the address in its vicinity, for example, MC(X-1, Y)
, MC(X+1,Y), MC(X,Y-1)
, M C (x, y+1), etc. could not be output at high speed.

〔発明の目的〕[Purpose of the invention]

本発明の目的はアドレス信号によって指定されタメモリ
セルの近傍のメモリセルをも高速にアクセス可能な集積
記憶回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an integrated memory circuit that can access memory cells in the vicinity of a memory cell designated by an address signal at high speed.

〔発明の概要〕[Summary of the invention]

本発明の要点は、外部から与えられるアドレス信号が表
わすアドレス空間内の点に対応するメモリセルに対して
、外部との間で情報を入出力する手段に、上記アドレス
信号が表わすアドレス空間内の点に対応するメモリセル
の近傍の点に対応するアドレスのメモリセルをも外部と
の間で情報を入出力する手段を付加したことである。以
下、本発明の一実施例を図面を参照して詳細に説明する
。The gist of the present invention is to provide means for inputting/outputting information to/from the outside with respect to a memory cell corresponding to a point in the address space represented by an address signal applied from the outside. A means for inputting/outputting information to/from the outside is also added to the memory cell at the address corresponding to the point near the memory cell corresponding to the point. Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.

〔発明の実施例〕[Embodiments of the invention]

第２図は本発明の一実施例を示すブロック図である。第
２図を参照するに、本集積記憶回路は４つのメモリセル
アレイＭＡｏ２０　、ＭＡ、２１　、　ＭＡ２２２゜Ｍ
Ａ３２３を有しており、各メモリセルアレイは　、６５
　、５３６個のメモリセルを有し、全体で２６２，１４
４ビツトの記憶容量である。各ＭＡｏＩＭＡ１１ＭＡ２
１ＭＡ３内には、横行に対応してビット線ＢＬが配線さ
れ、縦列に対応してワード線ＷＬが配線されており、Ｂ
ＬとＷＬは互に直交し、各々の交点毎にメモリセルが配
置されている。横行の数は５１２、縦列の数は１２８で
あり、各々のメモリセルアレイ内のビット線は５１２本
、ワード線は１２８本である。FIG. 2 is a block diagram showing one embodiment of the present invention. Referring to FIG. 2, this integrated memory circuit has four memory cell arrays MAo20, MA, 21, MA222゜M.
A323, each memory cell array has 65
, has 536 memory cells, totaling 262,14
It has a storage capacity of 4 bits. Each MAoIMA11MA2
In 1MA3, bit lines BL are wired corresponding to horizontal rows, word lines WL are wired corresponding to columns, and B
L and WL are orthogonal to each other, and a memory cell is arranged at each intersection. The number of rows is 512, the number of columns is 128, and each memory cell array has 512 bit lines and 128 word lines.

各ＭＡｏ、ＭＡ１．ＭＡ２．．ＶＡ３のＷＬはそれぞれ
縦列選択回路Ｒ８，。３０　、　Ｒ８，３１、Ｒ８２３
２，Ｒ８３３３に接続されており、各ＭＡｏ、ＭＡ、、
ＭＡ２．ＭＡ、のＢＬはそれぞれ横行選択回路Ｃ３ｏ４
０．　Ｃ８，４１，Ｃ８２４２，Ｃ８３４３に接続され
ている。第１図に示した従来例の場合と同様、本実施例
の集積記憶回路に９ビツトのＸアドレス信号Ａｘと９ビ
ツトのＹアドレス信号ＡＹが与えられ、Ｘアドレス信号
ＡＩのうち上位７ビツトの信号Ａ′ｘがＲ８ｏ、Ｒ８，
、Ｒ，Ｓ２．Ｒ８３に供給され、ＡＸのうち下位２ビツ
トの信号心がデータスイッチ回路ＤＳＷ５０に供給され
瓢、Ｙアドレス信号ＡＹはＣ８ｏ、Ｃ８，、Ｃ８２，Ｃ
８３に供給されている。Ｄｏ　＋　Ｄ　１！Ｄ２　＋　
、Ｄ３　＋　Ｄ（＋＋　＋　Ｄ、＋　ｌ　ｌＤ２＋　ｌ
　Ｄ３＋ｌ　Ｄ６　＋　ＤＩ　　＊　Ｄ２　＋　Ｄ３−
は各Ｃ８とＤＳＷ５０間のデータ線であり、すべてのデ
ータ線はＤＳＷ５０に接続されている。外部と接続され
る５本の入出力線Ｉ）’ｏｏ　ｌ　Ｄ’０＋：　Ｄ’＋
Ｏ’　Ｄ’０−’　Ｄ’−０もＤＳＷ５０に接続されて
いる。各メモリセルアレイＭＡ　ｏ、　ＭＡ、　、　Ｍ
Ａ２．　ＭＡ３に応じて縦列選択回路、横行選択回路、
データ線が備えられているが、これらはその対応関係に
応じて同一の添字が付与された記号で現わすこととし、
添字は適宜変数１で代用することによりすべてのメモリ
アレイ及びそれに接続された回路やデータ線を一括して
表わすこととする。各々の横行選択回路Ｃ８工（１＝０
．１゜２．３）にはデータ線Ｄｉ　’　Ｄｉ＋　Ｉ　Ｄ
ｉ−が接続されている。外部から供給されるＸアドレス
信号ＡＩ及びＹアドレス信号ＡＹは９ビツトの論理信号
であり、０から５１１までの整数値をそれぞれ表わす。Each MAo, MA1. MA2. ．． WL of VA3 is each column selection circuit R8. 30, R8, 31, R823
2, connected to R8333, each MAo, MA,,
MA2. BL of MA and BL are row selection circuits C3o4, respectively.
0. Connected to C8, 41, C8242, and C8343. As in the case of the conventional example shown in FIG. 1, a 9-bit X address signal Ax and a 9-bit Y address signal AY are applied to the integrated memory circuit of this embodiment, and the upper 7 bits of the X address signal AI The signal A'x is R8o, R8,
, R, S2. The signal center of the lower two bits of AX is supplied to the data switch circuit DSW50, and the Y address signal AY is supplied to C8o, C8, C82, C83.
83. Do + D 1! D2 +
, D3 + D (++ + D, + l lD2+ l
D3+l D6 + DI * D2 + D3-
are data lines between each C8 and DSW50, and all data lines are connected to DSW50. Five input/output lines connected to the outside I)'oo l D'0+: D'+
O'D'0-'D'-0 is also connected to the DSW 50. Each memory cell array MAo, MA, , M
A2. Depending on MA3, a column selection circuit, a row selection circuit,
Although data lines are provided, these are represented by symbols with the same subscript depending on their correspondence.
By appropriately substituting the variable 1 for the subscript, all memory arrays and the circuits and data lines connected thereto are collectively represented. Each traverse selection circuit C8 (1=0
．． 1゜2.3) has a data line Di ' Di+ I D
i- is connected. The X address signal AI and Y address signal AY supplied from the outside are 9-bit logic signals, each representing an integer value from 0 to 511.

ＡＩ、ＡＹによって表わされる整数値をａＸ、ａＹとす
ると、本集積記憶回路内の２６２，１４４個のメモリセ
ルはＭＣ（ａｚ＋ａｙ）で表わすことができる。ＡＸの
上位７ビツトの信号心が各縦列選択回路Ｒ８に供給され
るので、ａｘを４で割って割り切れる場合はＭＣ（ａｘ
。If the integer values represented by AI and AY are aX and aY, then the 262,144 memory cells in this integrated memory circuit can be represented by MC(az+ay). The signal core of the upper 7 bits of AX is supplied to each column selection circuit R8, so if ax is divisible by 4, MC(ax
.

ａＹ）はＭＡｏに、ａＸを４で割って１余る場合にはＭ
Ａ、にＭＣ（ａＸ、　ａＹ）は含まれている。aY) is MAo, and if aX is divided by 4 and there is a remainder of 1, then M
MC(aX, aY) is included in A.

次に４つの横行選択回路Ｃ８１（１＝０．１，２．３）
の内部の構成について説明する。Ｃ８□の内部は同一の
構成であり、そのうちの一つを第３図に示す。Next, four row selection circuits C81 (1=0.1, 2.3)
The internal configuration of is explained. The inside of C8□ has the same configuration, one of which is shown in FIG.

第３図はＣ８１のビット線ＢＬｊ−３〜ＢＬｊ＋２の部
分を示している。Ｃ８□はコラムデコーダＣＤ　４４を
含んでおり、ＣＤ４４は９ビツトのＹアドレス信号ＡＹ
を解読して５１２本のコラム選択線ｓｃｏ、ｓｃ、、・
・・・・・。FIG. 3 shows a portion of bit lines BLj-3 to BLj+2 of C81. C8□ includes a column decoder CD44, and CD44 receives a 9-bit Y address signal AY.
Decipher the 512 column selection lines sco, sc, .
・・・・・・．

ＳＣｊ、・・・・・・５Ｃ５１１のうちの１本を高電位
に、他を低電位にすることにより、５１２本のコラム選
択線のうちの１本を選択する。ＭＡ□から接続されてい
る５１２本のビット線をＢＬｏ、　ＢＬ、　、・・・・
・・、ＢＬｊ、・・・・・・ＢＬ５，１と添字をつけて
記すことにすると、各ビット線例えばＢＬｊはデータ線
Ｄ□、Ｄ□−９ＤｉやとＮチャネル形電界効果トランジ
スタＱを通して接続されており、ＢＬｊとＤｌをつなぐ
トランジスタのゲートはＳＣｊに接続され、ＢＬｊとＤ
ｉやをつなぐトランジスタのゲートはＳＣｊ＋１に接続
され、ＢＬｊとＤｌ−をつなぐトランジスタのゲートは
ＳＣｊ、に接続されている。従ってＡ、の解読の結果、
ＳＣｊが選択され高電位にされたとすると、ＢＬｊがＤ
□と、ＢＬｊｌがＤｉ−と、ＢＬｊｌ１がＤｉやとそれ
ぞれ電気的に接続される構成となっている。SCj, . . . One of the 512 column selection lines is selected by setting one of the 5C511 to a high potential and the others to a low potential. The 512 bit lines connected from MA□ are BLo, BL, ,...
..., BLj, ...... If it is written with the subscript BL5,1, each bit line, for example BLj, is connected to the data lines D□, D□-9Di and through an N-channel field effect transistor Q. The gate of the transistor connecting BLj and Dl is connected to SCj, and the gate of the transistor connecting BLj and Dl is connected to SCj.
The gate of the transistor connecting BLj and Dl- is connected to SCj+1, and the gate of the transistor connecting BLj and Dl- is connected to SCj. Therefore, the result of deciphering A is,
If SCj is selected and made high potential, BLj becomes D
□, BLjl is electrically connected to Di-, and BLjl1 is electrically connected to Di.

縦列選択回路Ｒ８ｏ、　Ｒ８１，Ｒ８２，Ｒ８３は、Ｒ
８，とＲ８２が同一の構成であり、Ｒ８ｏとＲ８３は夫
々他と異なる構成をとる。The column selection circuits R8o, R81, R82, and R83 are R8o, R81, R82, and R83.
8, and R82 have the same configuration, and R8o and R83 each have a different configuration from the others.

第４図はＲ８１とＲ８２の構成を示す。Ｒ８１，Ｒ８２
はロウデコーダＲＤ３４を含んでおり、ＲＤ　３４は７
ヒツトの信号Ａ′ｘを解読して１２８本のロウ選択線Ｓ
Ｒｏ、ＳＲ，，・・・・・・、ＳＲｊ、・・・・・・Ｓ
Ｒ１□７のうちの１本を高電位に、他を低電位にするこ
とにより、１２８本のロウ選択線のうちの１本を選択す
る。ここでＭＡ□（１：ｏ、１，２．３）から接続され
ている１２８本のワード線をＷＬ　ｏ、ＷＬ□、・・・
・・・、ＷＬｊ、・・・・・・ＷＬ、２□と添字をつげ
て記すことにする。Ｒ８１，Ｒ８２においては同一添字
をつけて表わされたワード線とロウ選択線は直接接続さ
れている。すなわちｊ＝０　、１　、・・・・・・１２
７において、ＷＩ、ｊとＳＲｊが接続される。FIG. 4 shows the configuration of R81 and R82. R81, R82
includes a row decoder RD34, and RD34 is 7
The 128 row selection lines S are decoded by decoding the hit signal A'x.
Ro, SR,,..., SRj,...S
One of the 128 row selection lines is selected by setting one of R1□7 to a high potential and the others to a low potential. Here, the 128 word lines connected from MA□ (1:o, 1, 2.3) are connected to WL o, WL□,...
. . . WLj, . . . WL, 2□. In R81 and R82, word lines and row selection lines indicated with the same suffix are directly connected. That is, j=0, 1,...12
At 7, WI,j and SRj are connected.

第５図は縦列選択回路Ｒ８３の構成を示し、ツー５ド線
ＷＬｊ、−３〜ＷＬｊ＋２の部分を示す。Ｒ８３は他の
縦列選択回路と全く同じ７ビツトのロウデコーダＲＤ３
５を含んでおり、ロウ選択線のうち１本がＡ′ｘによっ
て選択され、高電位に設定される。Ｒ８３にはワードシ
フト信号φＳＱ及びφ−８が入力されており、ＳＲｏは
ＷＬｏと、ＳＲ，はＷＬ、と、−・・＝　ｓ　ＲｊはＷ
Ｌｊと、・・・・・・５Ｒ１２７はＷＬｌ、とそれぞれ
Ｎチャネル形電界効果トランジスタを通して接続される
。Ｎチャネル形電界効釆トランジスタのゲートにはφ′
０が供給され、φ’ＢＯが高電位の場合、ＳＲｏとＷＬ
ｏ、ＳＲ，とＷＬ、　、　・−−−−−、ＳＲ，トＷＬ
ｊ　、　・＝・・−８Ｒ１，とｗＬ１２７がそれぞれ電
気的に接続される。また、ＳＲ，はさらにＷＬｏと、、
Ｓ］（２はＷＬ、と、−・−・、　ｓ　ＲｊはＷＬ、−
１と＋　””’・ＳＲ，□７はＷＬ、２Ｉ、と、それぞ
れゲートをφｓｏで制御されるＮチャネル形電界効果ト
ランジスタを通して接続されており、φ８ｏが高電位の
場合、ＳＲ，とＷＴ、ｏ。FIG. 5 shows the configuration of the column selection circuit R83, and shows the portion of the second and third lines WLj, -3 to WLj+2. R83 is a 7-bit row decoder RD3 that is exactly the same as the other column selection circuits.
5, one of the row selection lines is selected by A'x and set to a high potential. Word shift signals φSQ and φ-8 are input to R83, SRo is WLo, SR is WL, ...=s Rj is W
Lj, . . . 5R127 are connected to WLl through N-channel field effect transistors, respectively. φ′ at the gate of the N-channel field effect transistor
0 is supplied and φ'BO is at high potential, SRo and WL
o, SR, and WL, , ・----, SR, and WL
j, .=...-8R1, and wL127 are electrically connected, respectively. In addition, SR, furthermore, WLo,
S] (2 is WL, -・-・, s Rj is WL, -
1 and + ""'・SR, □7 are connected to WL, 2I through N-channel field effect transistors whose gates are controlled by φso, and when φ8o is at a high potential, SR, and WT, o.

ＳＲ２とＷＬｌ、・・・・・・、ＳＲｊとＷＬ、　、　
、・・・山ＳＲ，□７とＷＬ、□６がそれぞれ電気的に
接続される構成となっている。SR2 and WLl, ..., SRj and WL, ,
, . . . Mountains SR, □7 and WL, □6 are electrically connected to each other.

第６図は縦列選択回路Ｒ８ｏの構成を示し、ワード線Ｗ
Ｌ　　−ＷＬ、＋２の部分を示す。Ｒ８ｏにはワードシ
−２ フト信号φ１．φ３３が入力されており、φ’８ｇが高
電位の場合、ＳＲｏとＷＬｏ、ＳＲ，とＷＬ、、・・・
・・、ＳＲｊとＷＴＪｊｌ・・・・・・Ｓ　Ｒ，、とＷ
Ｌ、□７がそれぞれ電気的に接続され、φＢ３が高電位
の場合、ＳＲｏとＷＬ、　、　ＳＲ，とＷＬ２．・・・
・・・、ＳＲ，とＷＬ、、　、、・・・・・・ＳＲ１□
６とＷＬｌ。７がそれぞれ電気的に接続されるよう構成
されている。次にφＩＩＱ　ｌφ′８ｏ、φ８３．φ′
８３について説明する。φＳｏｌ”Ｓ。FIG. 6 shows the configuration of the column selection circuit R8o, and the word line W
L −WL, +2 portion is shown. Word shift signal φ1.R8o is connected to word shift signal φ1. When φ33 is input and φ'8g is at a high potential, SRo and WLo, SR, and WL,...
..., SRj and WTJjl...SR,, and W
When L, □7 are electrically connected and φB3 is at a high potential, SRo and WL, SR, and WL2. ...
..., SR, and WL, , , ...SR1□
6 and WLLl. 7 are configured to be electrically connected to each other. Next, φIIQ lφ′8o, φ83. φ′
83 will be explained. φSol”S.

φ８３．φ８３は２ビツトのアドレス信号Ａ７に応じて
発生されるＯ　Ａｘが表わすＯから３までの整数値をａ
Ｘとすると、第１表に示すごと＜ａｘか０ｏ場合、φ８
ｏが高電位（Ｉ４　）となり、ａｘ−ＩＪ″−Ｏ以外の
場合、Ｉ８゜が低電位（Ｌ）となり、ａ′；が３の場合
、Ｉ８３が高電位となり、ａ′；が３以外の場合、Ｉ８
３が低電位となる。φ′Ｂｏはφｓｏの、φ′８３はＩ
８３のそれぞれ相補信号であり、一方が高電位であれば
他方は低電位である。φ83. φ83 is an integer value from 0 to 3 expressed by OAx generated in response to the 2-bit address signal A7.
As shown in Table 1, if <ax or 0o, then φ8
o becomes a high potential (I4), and when ax-IJ''-O, I8° becomes a low potential (L), when a'; is 3, I83 becomes a high potential, and when a'; is other than 3, In case, I8
3 is a low potential. φ'Bo is φso, φ'83 is I
83 are complementary signals, and if one is at a high potential, the other is at a low potential.

第１表 次にデータスイッチ回路ＤＳＷ５０について説明する。Table 1 Next, the data switch circuit DSW50 will be explained.

ＤＳＷ５０には２ビツトのアドレス信号ａｘによってＤ
’ＯＯ，＋　Ｄ’０＋＋　Ｄ’ｏ　　＋　、Ｄ’　ｏＨ
Ｄ′＋６とＤｊ、＋　’　Ｄｉ　’　Ｄｉ　−（１＝＝
０．１．２．３）がどのように接続されるが決定される
。第２表にａｘによる接続関係を示す。The DSW 50 receives D by a 2-bit address signal ax.
'OO, + D'0++ D'o + , D' oH
D'+6 and Dj, + 'Di' Di -(1==
0.1.2.3) will be connected. Table 2 shows the connection relationship by ax.

第　　２　　表 Ｄ’Ｏ＋　Ｄ’Ｏ＋　＋　Ｄｇ　　＊　Ｄ’　６　＋　
Ｄ′＋Ｂはそれぞれ、Ｄｓ　ｗ　Ｄ３＋＋Ｄ３−９Ｄ２
．Ｄｏに電気的に接続されるように構成されている。Table 2 D'O+ D'O+ + Dg * D' 6 +
D'+B are respectively Ds w D3++D3-9D2
．． It is configured to be electrically connected to Do.

次に本発明の第１の実施例の動作を説明する。Next, the operation of the first embodiment of the present invention will be explained.

外部からＸ及びＹアドレス信号Ａｘ、　ＡＹが与えられ
、それらの信号を表わす数がそれぞれａｘ、ａアである
とする。Ａｘの上位７ビツトの信号心が表わす数をａ′
Ｘとし、Ａｘの下位２ビツトの信号潟か表わす数をａｘ
とすると、匂＝４３ｘ＋ａｘが成立する。ａ／／Ｘ＝１
又は２の場合、φＢＯｌφＢ３はともに低電位となり、
φ’ｌ？ｏｌφ′Ｂ３はともに高電位となる。Ｒ８，、
Ｒ８，、１１８２゜Ｒ８３においては、ＳＲとＷＬｊが
電気的に接続され、（ｊ−０，１，２，・・・・・・、
１２７）、Ｒ３ｏ、Ｒ８，、Ｒ８２，Ｒ８３に含まれる
ＲＤは５Ｒ８１誂高電圧に選択するので、ＭＡｏ、ＭＡ
、、ＭＡ２．、ＭＡ３のＷＬａ４が高電圧に駆動される
。一方、Ｃ８ｏはＭＡｏのビット線ＢＬａアをり。に接
続し、ＢＬａＹ−１をり。−に、ＢＬａＹ＋１をり。＋
にそれぞれ接続し、同様にＣ８，１Ｃ８２ｔＣ８３はＭ
Ａ、、ＭＡ２゜ＭＡ３０ピット線ＢＬａＹをそれぞれＤ
ｌ、Ｄ２．Ｄ３に接続し、ＢＬａＹ−１をり、　　、Ｄ
２１Ｄ３−に接続し、ＢＬａＹ＋。Assume that X and Y address signals Ax and AY are applied from the outside, and the numbers representing these signals are ax and aa, respectively. The number represented by the signal center of the upper 7 bits of Ax is a'
Let X be the number representing the signal level of the lower 2 bits of Ax.
Then, odor=43x+ax holds true. a//X=1
Or in the case of 2, both φBOlφB3 are at low potential,
φ'l? Both olφ'B3 have a high potential. R8,...
R8,, 1182° In R83, SR and WLj are electrically connected, and (j-0, 1, 2, ......,
127), RD included in R3o, R8, , R82, R83 is selected as 5R81 high voltage, so MAo, MA
,,MA2. , MA3's WLa4 is driven to a high voltage. On the other hand, C8o connects to the bit line BLa of MAo. Connect to the BLaY-1. -, add BLaY+1. +
Similarly, C8, 1C82tC83 are connected to M
A, , MA2゜MA30 pit line BLaY respectively D
l, D2. Connect to D3, connect BLaY-1, ,D
Connect to 21D3-, BLaY+.

をり７．．１．　ｌ　Ｄ２＋　ｅ　Ｄ３＋に接続する（
ただし、上記において、ａ、−１は１以上５１０以下の
整数の場合である。7. ．． 1. l D2+ e Connect to D3+ (
However, in the above, a and -1 are integers of 1 or more and 510 or less.

）。従って、Ｄ′ｏｏはＤＩＩｘを通してＭ　Ａ　ａ’
ｘのＢＬａ、に接続され、ＭＡａ／／ｘではワード線Ｗ
Ｌａ４が高電位になっているのでメモリセルＭＣ（ａＸ
、ａＹ）が”ｏ　ｏを通してアクセスされる。Ｄ′ｏ＋
はＤｄ／ｘ＋ヲ通して、Ｄ′ｏ−はｆ）ｊ’、−を通し
てＭ　Ａａ’、のＢＬａ、、　、　ＢＬ３．、　、にそ
れぞれ接続され、Ｍ　Ａ式ではＷＬａＩ工が高電位にな
っているので、ＭＣ（ａＸ、ａＹ＋１）がＤ′Ｏ＋を通
しテアクセスサレ、ＭＣ（ａＸ、ａＹ−＋　）がＤ′ｏ
−を通して“アクセスされる。よってＭＡ“では、ＭＣ
（ａｘｌａＹｌ　）　＋　ＮｆＣ（ａｚ　！ａＹ）。). Therefore, D'oo is M A a' through DIIx
connected to BLa of x, and word line W of MAa//x
Since La4 is at a high potential, memory cell MC (aX
, aY) is accessed through “o o.D′o+
is passed through Dd/x+, and D'o- is passed through f)j', - of M Aa', BLa, , , BL3. , , respectively, and in the M A formula, WLaI is at a high potential, so MC (aX, aY+1) passes through D'O+ and MC (aX, aY-+) connects D'o
- "Accessed through MA", MC
(axlaYl) + NfC(az!aY).

ａＸ ＭＣ（ａＸ、ａＹ＋１　）の３つのメモリセルがアクセ
スされる。”（−０はＤ（ａｌ／ｘ＋１）を通してＭＡ
（ａ／Ｘ＋１）のＢＬａアに接続され、ＭＡ（ミ＋１）
ではｗＬａＩが高電位になっているので、ＭＣ（ａＸＩ
１．ａ、　）が”＋ｏを通してアクセスされる。Ｄ−は
Ｄ〃　を通してＭＡ（ａｌ／ｘ−１）のＢＬａＹ、　　
　　ｒａ、１） に接続され、ＭＡ（ａ・’ＩＩ）ではＷＬａＩＸが高電
位に選択されているので、ＭＣ（ａｘ−１，ａＹ）がＤ
−ｏを通してアクセスされる。このようＫａｘか１又は
２の場合、Ｍ　Ａ式はＭＣ（ａｘ、ａＹｌ　）　、ＭＣ
（ａｘ、ａＹ）　、ＭＣ（ａｘ。Three memory cells aX MC (aX, aY+1) are accessed. ”(-0 is MA through D(al/x+1)
Connected to BLaa of (a/X+1), MA (Mi+1)
Since wLaI is at a high potential, MC(aXI
1. a, ) is accessed through "+o. D- is accessed through D〃 by MA(al/x-1)'s BLaY,
ra, 1), and since WLaIX is selected as a high potential in MA(a・'II), MC(ax-1, aY) is connected to D
Accessed through -o. In this case, when Kax is 1 or 2, the M A formula is MC(ax, aYl), MC
(ax, aY), MC(ax.

ａＹ＋１）の３つのセルが、ＭＡ（ａｌ／ｘ＋１）はＭ
ＣＣａｘ十＋　。aY+1), MA(al/x+1) is M
CCax ten+.

ａＹ）の１つのセルが、Ｍ　Ａ（ａ／／−１）はＭＣ（
ａｘ−＋　、ａＹ）の１つのセルがアクセスされ、結局
ＭＣ（ａＸ、ａＹ）を中心としたそのセルの近傍の（隣
接する）４つのセルも同時にアクセスされる。aY), M A(a//-1) is MC(
One cell (ax-+, aY) is accessed, and eventually four cells in the vicinity (adjacent) of that cell centering on MC (aX, aY) are also accessed at the same time.

次にａｘ＝０の場合について述べる。この場合φ６ｏ及
びφ−３が高電位、φ’ｓｏ及びφＢ３が低電位であり
、ＭＡｏ、　ＭＡ、　、　ＭＡ２においては、ＷＬａＩ
が高電位に駆動されるが、ＭＡ３においてはＷＬ（ａ−
１）が高電位に駆動される。このため、ＭＣ（ａＸ、ａ
Ｙ）９ＭＣ（ａＸ。Next, the case where ax=0 will be described. In this case, φ6o and φ-3 are at high potential, φ'so and φB3 are at low potential, and in MAo, MA, , MA2, WLaI
is driven to a high potential, but in MA3, WL(a-
1) is driven to a high potential. For this reason, MC(aX, a
Y)9MC(aX.

ａｙ　＋　１　）　＋　Ｍ　Ｃ（”ｘ　＋　ａｙ　’　
）　＋　ＮｆＣ（ａｘ十’　＋　ａｙ　）がそれぞれＤ
ｏｏ　’　ＤＯ＋ｌＤＯ−＋　Ｄ’ｓ−０を通してアク
セスされる点はａＸ＝１又は２の場合と同じである。一
方、Ｄ−ｏはＤ３を通してＭＡ３のＢＬａ、に接続され
、ＭＡ３ではＷＬ（ａ’ｘ−１）が選択されているので
ＭＣ（ａＸ−１，ａＹ）がＤ’。を通してアクセスされ
る。このようにａ　ｘ＝　００場合、ＭＡｏはＭＣ（ａ
Ｘ、ａＹ−＋　）　、　ＭＣ（ａｘ、ａＹ）　、　ＭＣ
（ａｘ、ａＹ＋１）の３つのセルが、ＭＡｌはＭＣ（ａ
ＸＩ１゜ａＹ）の１つのセルが、ＭＡ３はＭＣ（ａｘ−
’　＋ａｙ　）の１つのセルがアクセスされ、結局同様
にＭＣ（ａｘ。ay + 1) + MC("x + ay'
) + NfC(ax + ay) are each D
The point of access through oo'DO+lDO-+D's-0 is the same as in the case of aX=1 or 2. On the other hand, Do is connected to BLa of MA3 through D3, and since WL (a'x-1) is selected in MA3, MC (aX-1, aY) is D'. accessed through. In this way, when a x= 00, MAo is MC(a
X, aY-+), MC(ax, aY), MC
There are three cells (ax, aY+1), MAl is MC(a
One cell in XI1゜aY), MA3 in MC(ax-
'+ay) is accessed, and eventually MC(ax.

ａＹ）を中心としたそのセルの近傍の４つのセルも同時
にアクセスされる。Four cells in the vicinity of that cell centered on aY) are also accessed at the same time.

次にａ″ｘ−３の場合、ＭＡｏにおいてはＷＬ（ａ’ｚ
＋、）ＬａＹに接続され、ＭＡｏではＷＬ（ａＸＩ１．
が選択されてイルノテＭＣ（ａＸＩ１．ａＹ）がり。を
通してアクセスされ、”００　’　Ｄ′。＋＋　Ｄ’０
　　＋　Ｄ’　ｏを通してａｘ−１又は２の場合と同様
、それぞれＭＣ（ａｘ、ａＹ）１ＭＣ（ａＸ、ａＹ十＋
）　、　ＭＣ（ａｘ、　ａＹ−ｔ）　、　ＭＣ（ａｘ−
１，ａ、）がアクセスされる。Next, in the case of a″x−3, in MAo, WL(a′z
+, ) LaY, and in MAo, WL (aXI1.
is selected and Ilnote MC (aXI1.aY) is selected. accessed through "00 'D'.++D'0
+ D' o as in the case of ax-1 or 2, respectively MC(ax, aY) 1MC(aX, aY +
), MC(ax, aY-t), MC(ax-
1,a,) is accessed.

以上をまとめると、ａＸのあらゆる場合について、ＭＣ
（ａＸＩ　ａＹ）　Ｉ　ＭＣ（ａｘ、ａＹ＋　１）　＋
　ＭＣ（ａｘ、ａＹ−１）　＋　ＭＣ（ａｙ”＋　ａＹ
）　、Ｍｃ　（ａｘｌｌ　ａＹ）の５つのメモリセルが
アクセスされる。上述した実施例において、ａｘ＝０又
は５１１又はａＹ＝０又は５１１の場合、ＭＣ（ａｘ。To summarize the above, for all cases of aX, MC
(aXI aY) I MC(ax, aY+ 1) +
MC(ax, aY-1) + MC(ay”+ aY
), Mc (axll aY) are accessed. In the example described above, if ax=0 or 511 or aY=0 or 511, MC(ax.

ａＹｆ：ｘ）、ＭＣ（ａＸＩ１．ａＹ）ＶＣ該当するメ
モリセルが存在せず、これらの特殊なアドレス信号が付
与された場合には５つのメモリセルがアクセスされなか
った。しかし、上記のようなアドレス信号が与えられた
場合、アドレス信号の値ａｘ、ａＹの０と５１１は隣接
しているとみなし、例えばａｘ＝ｏの場合、ＭＣ（ａＸ
−１，ａＹ）としてＭＣ（５１１、ａＹ）を選択し、逆
にａｘ＝５１１の場合ＭＣ（ａｘ十ｔ　、　ａＹ）とし
てＭＣ（０゜ａＹ）を選択するようにＣ８ｏ、Ｃ８１，
Ｃ８２，Ｃ８３，Ｒ８ｏ。aYf:x), MC(aXI1.aY)VC There are no corresponding memory cells, and five memory cells were not accessed when these special address signals were applied. However, when the above address signal is given, address signal values ax and aY of 0 and 511 are considered to be adjacent, and for example, when ax=o, MC(aX
C8o, C81,
C82, C83, R8o.

Ｒ８３を構成してもよい。R83 may also be configured.

上述の第１の実施例では、同時に５個のメモリセルをア
クセスする構成であったが、データスイッチ回路ＤＳＷ
の構成を変更することにより、ＭＣ（ａＸ、ａＹ）　、
ＭＣ（ａＸ、ａＹ＋１）　、ＭＣ（ａＸ、ａＹ−＋）　
、ＭＣ（ａ、＋１１　ａＹ）Ｉ　ＭＣ（ａｘ　１１　ａ
Ｙ）Ｉ　ＭＣ（ａ　Ｘ＋ｔ　Ｉ　ａＹ＋１　）＋　Ｎｆ
Ｃ（ａＸ　１　、ａｙ　＋ｌ）＋　ＭＣ（ａＸＩＩ　＋
　ａＹ−１）＋　ＭＣ（ａＸ　’　　＋　ａｙ工１）の
９個のメモリセルな同時にアクセスする構成にすること
も容易である。In the first embodiment described above, five memory cells were accessed simultaneously, but the data switch circuit DSW
By changing the configuration of MC(aX, aY),
MC(aX, aY+1), MC(aX, aY-+)
, MC(a, +11 aY)I MC(ax 11 a
Y) I MC(a X+t I aY+1 )+ Nf
C(aX 1 , ay +l) + MC(aXII +
It is also easy to construct a structure in which nine memory cells of aY-1)+MC(aX'+ay-1) are accessed simultaneously.

また、さらにアクセスするメモリセルを増やし、ＭＣ（
ａＸ、　ａＹ＋ｚ）等、アドレス信号の値がＭＣ’　（
ａｚ＊ａＹ）から２以上離れているメモリセルもアクセ
ス対象とすることも可能である。In addition, the number of memory cells to be accessed is further increased, and the MC (
aX, aY+z), etc., the value of the address signal is MC' (
It is also possible to target memory cells that are two or more away from az*aY).

上述の例では、記憶情報を２次元的な論理空間に存在す
るものとし、その中でアドレス信号で指定された記憶情
報及びその付近の記憶情報を取り出すよう構成されてい
る。しかし、この論理空間が２次元である必要性はなく
、１次元又は３次元以上でも良い。In the above example, the storage information is assumed to exist in a two-dimensional logical space, and the storage information specified by the address signal and the storage information in the vicinity thereof are retrieved. However, this logical space does not need to be two-dimensional, and may be one-dimensional or three-dimensional or more.

第７図は本発明の第２の実施例を示す。第７図の実施例
は１次元論理空間内に記憶情報が配列されており、アド
レス信号で指定された記憶情報及びそれに隣接する記憶
情報をアクセスするように集積記憶回路を構成している
。第２の実施例は２６２　、１４４ビツトの記憶容量を
もっており、１３１．０７２個のメモリセルな有する２
つのメモリセルアレイＭＡＡ７０とＭＡＢ７２を含んで
いる。ＭＡＡ、　ＭＡＢ内には、互に直交する２５６本
のビット線ＢＬと５１１本のワード線ＷＬが配列され、
各々の交点にメモリセルが配置されている。さらに縦列
選択回路Ｒ８Ａ７１．Ｒ８Ｂ７３及び横行選択回路ＣＳ
　’７４を具備して〜・る。本実施例には、１８ビツト
のアドレス信号が付与され、上位９ビツトが表わす数値
をＣ２、下位９ビツトが表わす数値をａｌとする。下位
９ピツ）Ｃ８’７４に与えられ、Ｃ８’７４はＢＬａ、
をデータ線りに、ＢＬ（ａｌ−０）をデータ線り一に、
ＢＬ　　　をデータ線Ｄ＋にそれぞ（Ｃ１＋１） れ電気的に接続すると同時にａｌ−００場合にはワード
シフト信号φ３を高電位に選択し、８１：５１１の場合
にはワードシフト信号φ□を高電位に選択する。FIG. 7 shows a second embodiment of the invention. In the embodiment shown in FIG. 7, storage information is arranged in a one-dimensional logical space, and the integrated storage circuit is configured to access storage information designated by an address signal and adjacent storage information. The second embodiment has a storage capacity of 262.144 bits and has 131.072 memory cells.
It includes two memory cell arrays MAA70 and MAB72. Within MAA and MAB, 256 bit lines BL and 511 word lines WL are arranged orthogonally to each other.
A memory cell is placed at each intersection. Furthermore, column selection circuit R8A71. R8B73 and row selection circuit CS
Equipped with '74. In this embodiment, an 18-bit address signal is provided, and the numerical value represented by the upper 9 bits is C2, and the numerical value represented by the lower 9 bits is al. Lower 9 pits) are given to C8'74, and C8'74 is BLa,
to the data line, BL(al-0) to the data line,
BL is electrically connected to the data line D+ (C1+1), and at the same time, in the case of al-00, the word shift signal φ3 is selected to a high potential, and in the case of 81:511, the word shift signal φ□ is selected to a high potential. Select.

１８ビツトのアドレス信号のうちの上位９ビツトはＲ８
Ａ７１　、　Ｒ８Ｂ７３に付与され、φ８はＲ８Ｂ７３
に、φ。The upper 9 bits of the 18-bit address signal are R8.
A71, R8B73 is given, φ8 is R8B73
In, φ.

はＲ８Ａ７１にそれぞれ供給される。Ｒ８Ａ７１．Ｒ８
Ｒ７３は第１の実施例のＲ８ｏ、Ｒ８３と同様な構造を
有しており、φ４．φ３が低電位の場合はＷＬａ３が選
択されろ。しかし、φ。が高電位の場合はＲ８ＡはＷＬ
（Ｃ２＋１）を選択し、φ３が高電位の場合はＲ８Ｂは
ＷＬ、Ｃ２，。are respectively supplied to R8A71. R8A71. R8
R73 has the same structure as R8o and R83 of the first embodiment, and has a diameter of φ4. If φ3 is at a low potential, WLa3 should be selected. However, φ. When is high potential, R8A is WL
(C2+1) is selected, and when φ3 is at a high potential, R8B is WL, C2,.

ヲ選択する。このようにすることにより、本メモリはＤ
を通してアドレス信号に対応するメモリセルをアクセス
すると同時に、Ｄ＋、Ｄ−を通してこのアドレス信号に
より指定される前後に隣接するアドレスを有するメモリ
セルをアクセスすることが可能となる。Select wo. By doing this, this memory can be
At the same time, it is possible to access the memory cell corresponding to the address signal through D+ and D-, and at the same time, access the memory cells having adjacent addresses before and after that specified by this address signal through D+ and D-.

第８図は第３の実施例を示す。第８図の実施例は３次元
論理空間内に記憶情報が配列されており、アドレス信号
で指定された記憶情報に、３次元空間内で隣接する記憶
情報をアクセスするように集積記憶回路を構成した例を
示す。本実施例は第１の実施例と同じく、２６２，１４
４．　、ビットの記憶容量をもっており、６５，５３６
個のメモリセルを含む４つのメモリセルアレイＭＡｏ８
０　、　ＭＡ、　８３　、　ＭＡ２８６　、　ＭＡ３８
９を具備している。各メモリセルアレイ内には、横行、
縦列にそれぞれ対応してビットｉＢＬ、ワード線ＷＬが
直交して配置され、その交点にメモリセルが配置されて
おり、縦列選択回路Ｒ８ｏ８１　、　Ｒ８，８４゜Ｒ８
２８７，Ｒ８３９０が１２８本のワード線ＷＬを介して
メモリセルアレイに接続される。横行選択回路Ｃ８′。FIG. 8 shows a third embodiment. In the embodiment shown in FIG. 8, storage information is arranged in a three-dimensional logical space, and the integrated storage circuit is configured to access storage information specified by an address signal from adjacent storage information in the three-dimensional space. Here is an example. This embodiment is similar to the first embodiment, with 262, 14
4. , has a storage capacity of 65,536 bits.
four memory cell arrays MAo8 including memory cells
0, MA, 83, MA286, MA38
It is equipped with 9. Within each memory cell array are rows, rows,
Bit iBL and word line WL are arranged perpendicularly corresponding to each column, and memory cells are arranged at the intersections thereof, and column selection circuits R8o81, R8, 84°R8
287, R8390 are connected to the memory cell array via 128 word lines WL. Row selection circuit C8'.

８２、Ｃ８’８５．Ｃ８’８８．Ｃ３ｔ９１が５１２本
のビット線ＢＬ２ を介してメモリセルアレイに接続される。第３の実施例
には第１の実施例の場合と同様１８ビツトのアドレス信
号が与えられるが、このうち上位９ビツトをＸアドレス
信号ＡＩとし、その信号の表わす数値をａＸ、下位９ビ
ツトをさらにＹアドレス信号ＡＹとＺアドレス信号Ａ２
に分割し、それぞれの信号の表わす数値をａＹ、　ａ、
とする。第１の実施例の場合と同様ＡＸをさらにＡ′ｘ
とＡＸに分割し、心をＲ８ｏ。82, C8'85. C8'88. C3t91 is connected to the memory cell array via 512 bit lines BL2. The third embodiment is given an 18-bit address signal as in the first embodiment, but the upper 9 bits are the X address signal AI, the numerical value represented by that signal is aX, and the lower 9 bits are the X address signal AI. Furthermore, Y address signal AY and Z address signal A2
The numerical value represented by each signal is aY, a,
shall be. As in the case of the first embodiment, AX is further changed to A′x
and AX, and the heart is R8o.

Ｒ８１，Ｒ８２，Ｒ８３に供給し、データスイッチ回路
ＤＳＷ’９２にＡＩを供給し、ＡＹ、Ａ２は横行選択回
路ｃｓｏ。R81, R82, R83, AI is supplied to the data switch circuit DSW'92, and AY and A2 are the row selection circuit cso.

Ｃ８１，Ｃ８２，Ｃ８３に供給する構成となっている。The configuration is such that the signal is supplied to C81, C82, and C83.

本実施例の場合、ｉ＝ｏ、１，２．３とするとＣＳ１は
ＭＡ□のビット線のうち、（ａア、ａ２）に対応するビ
ット線をデータ線Ｅ□に接続し、（ａＹｌ１　、　ａ、
）　、　（ａＹ−１。In the case of this embodiment, when i=o, 1, 2.3, CS1 connects the bit line corresponding to (aa, a2) among the bit lines of MA□ to the data line E□, and (aYl1, a,
), (aY-1.

Ｃ２）　Ｉ　（ａ、ｔ　＋　ａ　＋］）　＋　（ａＹ、
Ｃ２１）　Ｋそれぞれ対応するビット線をデータ線Ｄ＋
　、＋　Ｅ−１，Ｅｉ＋’　Ｅｉ−に接続し、ＤＳＷ’
は心に従って上記データ線を入出力線Ｅ’０ＱＯＩＥ’
０Ｏ−１−Ｉ　Ｅ′ｏｏ−Ｉ　Ｅ’０−１−６ｌ　Ｅ’
０−０１　Ｅ’＋０゜、Ｅ〜ｏｏに接続し、Ｅ’ＱＱＱ
！Ｅ’００＋’　Ｅ’ｏｏ−Ｉ　Ｅ′ｏ＋ｏ　ｌ　Ｅ’
Ｏ−０１Ｅ’−１−００１Ｅ’−００のそれぞれを介し
てアドレス信号に対応するメモリセルＭＣ（ａｘ。C2) I (a, t + a +]) + (aY,
C21) Connect the corresponding bit lines to the data line D+
, + E-1, Ei+' Connect to Ei-, DSW'
follows the above data line to the input/output line E'0QOIE'
0O-1-I E'oo-I E'0-1-6l E'
0-01 E'+0°, connect to E~oo, E'QQQ
! E'00+'E'oo-IE'o+o l E'
Memory cells MC (ax.

ａＹ、Ｃ２）及びｘ、ｙ、ｚのアドレス信号の値が１だ
けａＹｌ　Ｃ２）　Ｉ　ＭＣ（ａｙ　’　＋　ａｙ＋　
ａｚ）がアクセスされる。aY, C2) and x, y, z address signal values are only 1 aYl C2) I MC(ay' + ay+
az) is accessed.

上述の実施例において、複数のメモリセルが同時にアク
セスされるとしたが、集積記憶回路外部とのデータの入
出力はいわゆるパラレル形でもよいし、シリアル形でも
よ（、集積記憶回路の内部で論理空間上隣接する記憶情
報を同時にアクセスする点が本発明の要点である。In the above embodiment, it is assumed that a plurality of memory cells are accessed simultaneously, but data input/output to/from the outside of the integrated memory circuit may be of the so-called parallel type or serial type. The key point of the present invention is to access spatially adjacent stored information simultaneously.

上述の実施例においては、１横行について１本のビット
線を持つメモリアレイを仮定したが、相補的に使用され
る２本のビット線が１横行に対応する構成でもよい。同
様にデータ線も２本１組の構成としてもよい。In the above-described embodiment, a memory array having one bit line per row is assumed, but two bit lines used complementary to each other may correspond to one row. Similarly, the data lines may also be configured as a set of two.

また上述の実施例に、同時にアクセスされる種々の隣接
記憶情報の設定法を示したが、これらを外部から付与さ
れる信号により選択できるようにしてもよい。また、従
来のニブルモード等のアクセス法との選択を外部信号に
より行うようにしてもよい。また一つのアドレスに一つ
のメモリセルが対応づけられた構成となっているが、一
つのアドレスに複数のメモリセルが対応づけられる構成
としてもよい。Furthermore, although the above-described embodiments have shown how to set various types of adjacent storage information that are accessed simultaneously, these may be selected by signals applied from the outside. Further, the selection between the conventional access method such as the nibble mode may be performed using an external signal. Further, although the configuration is such that one memory cell is associated with one address, it is also possible to have a configuration where a plurality of memory cells are associated with one address.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明の集積記憶回路は外部から
与えられたアドレス信号及びそのアドレス信号の近傍の
アドレス信号に対応する記憶情報を一括してアクセスす
ることができる。このため、画像や音声等の認識等のよ
うに、ある情報及びその近傍のアドレスを付与された他
の情報を同時に必要とするデータ処理を行なうにあたり
、本発明の集積記憶回路を情報を記憶させるために使用
することにより、上記処理を高速化することができる。As described above, the integrated memory circuit of the present invention can collectively access stored information corresponding to an address signal applied from the outside and address signals in the vicinity of the address signal. Therefore, when performing data processing that simultaneously requires certain information and other information given addresses in the vicinity, such as image and voice recognition, the integrated storage circuit of the present invention is used to store information. By using it for this purpose, the above processing can be sped up.

また、処理装置において、近傍情報のアドレス情報を発
生させるためのハードウェアを集積記憶回路の外部に設
置する必要がなくなり、処理装置の小形化・高信頼度化
・経済化を達成することもできる。In addition, in the processing device, there is no need to install hardware for generating address information of neighborhood information outside the integrated storage circuit, and the processing device can be made smaller, more reliable, and more economical. .

【図面の簡単な説明】[Brief explanation of the drawing]

“　第１図は従来例を示すブロック図、第２図は本発明
の第１の実施例を示すブロック図、第３図は第２図の横
行選択回路の構成を示す図、第４図は第２図の縦列選択
回路Ｒ８１，Ｒ，Ｓ２の構成を示す図、第５図は第２図
の縦列選択回路Ｒ８３の構成を示す図、第６図は第２図
の縦列選択回ＭＲ５ｏの構成を示す図、第７図は本発明
の第２の実施例を示すブロック図、第８図は本発明の第
３の実施例を示すブロック図である。 ２０〜２３・・・メモリセルアレイ、　、３０〜３３・
・・縦列選択回路、　４０〜４３・・・横行選択回路、
　５０・・・データスイッチ回路◇ 代理人　弁理士　鈴　木　　　０（′胃パ第１図 Ａ。 ５３７ 第２図 第４図 （−Ｙ−′ Ａ′％。 ＷＬ７−ｚ　　　　ＶＪｃｊ−Ｉ　　　　　ＷＬ４　　
　　　　ＷＬ４＋＋　　　　　ＷＬｐ２Ａシ 第６図 べ“ Figure 1 is a block diagram showing a conventional example, Figure 2 is a block diagram showing a first embodiment of the present invention, Figure 3 is a diagram showing the configuration of the row selection circuit in Figure 2, and Figure 4 is a block diagram showing a first embodiment of the present invention. 2. FIG. 5 is a diagram showing the configuration of column selection circuit R83 in FIG. 2. FIG. 6 is a diagram showing the configuration of column selection circuit MR5o in FIG. 2. 7 is a block diagram showing a second embodiment of the present invention, and FIG. 8 is a block diagram showing a third embodiment of the present invention. 20 to 23...Memory cell array, 30-33・
...Column selection circuit, 40-43...Row selection circuit,
50...Data switch circuit ◇ Agent Patent attorney Suzuki 0 ('Stomach Pa Figure 1 A. 537 Figure 2 Figure 4 (-Y-'A'%. WL7-z VJcj-I WL4
WL4++ WLp2A Figure 6

Claims (1)

【特許請求の範囲】[Claims] （１）単−又は複数のアドレスで形成されるアドレス空
間内の点に対応づけられた多数のメモリセルと、外部か
ら与えられるアドレス信号が表わすアドレス空間内の点
に対応するメモリセルに対して、外部との間で情報を入
出力する手段を具備する集積記憶回路において、上記手
段は上記アドレス信号が表わすアドレス空間内の点に対
応するメモリセルの近傍の点に対応するアドレスのメモ
リセルをも外部との間で情報を入出力する手段を含むこ
とを特徴とする集積記憶回路。(1) For a large number of memory cells that correspond to points in an address space formed by one or more addresses, and for memory cells that correspond to points in the address space represented by address signals given from the outside. , an integrated memory circuit comprising means for inputting/outputting information to/from the outside, wherein the means selects a memory cell having an address corresponding to a point in the vicinity of a memory cell corresponding to a point in the address space represented by the address signal. An integrated memory circuit characterized in that it also includes means for inputting and outputting information to and from the outside.