JPH0338678B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

〔産業上の利用分野〕 本発明は半導体記憶装置に関するものであり、
特にアドレス信号で指定されたメモリセルのデー
タのみならず、該メモリセルを中心として２次元
方向周辺の複数のメモリセルのデータを同時にア
クセス可能とした半導体記憶装置に関する。 本発明による半導体記憶装置は、画像データ処
理等のように多次元的データ処理に好適に用いら
れる。 〔従来の技術〕 例えば画像処理においては画像データを記憶す
るための画像メモリが用いられるが、この画像メ
モリは例えばグラフイツクデイスプレイ等に表示
される画像に対応して画像データを記憶している
ことが多い。このような画像メモリに記憶された
画像データは隣接アドレスに記憶されているデー
タ間で、(1)圧縮する、(2)差分をとる、(3)なめらか
にする、その他のデータ処理を行なうことがしば
しばある。このようなデータ処理を行なうために
は目的のメモリセルのみならずその周辺のメモリ
セルのデータをも読出して処理を行なうことが必
要とされる。したがつて、このような画像メモリ
等においては目的のメモリセルと共にその周辺の
メモリセルに対しても迅速にアクセスできること
が要求される。 またこのような要求はメモリセル単位毎のアク
セスに限らず、マトリクス計算、３次元的データ
処理等においてはワード毎についてもあり、隣接
アドレスの記憶データを高速に読み出せる機能が
あるとこれらの処理の効率向上になる。 このような要求に沿うものとして、すでに本発
明者により提案された半導体記憶装置がある（例
えば、特願昭58−53586号）。かかる半導体装置に
ついて、第２図を参照して下記に述べる。 第２図に図示の半導体記憶装置は、ワード線
WL０，WL１，WL２，…と、データ線BL０，
BL１，BL２，…と、これらの各ワード線および
データ線の間にそれぞれ接続されたメモリセル
MC００，MC０１，MC０２，…，MC１０，
MC１１，MC１２…と、３本のデータバスDB−
１、DB0、DB＋１とコラムデコーダCD０，CD
１，CD２，…と、トランスフアゲート用のトラ
ンジスタQ₀₀，Q₀₁，Q₀₂，Q₁₀，Q₁₁，Q₁₂，…等
を具備する。トランジスタQ₀₀，Q₀₁，Q₀₂はそれ
ぞれデータ線BL０とデータバスDB−１、DB0、
DB＋１との間に接続され、トランジスタQ₁₀，
Q₁₁，Q₁₂はそれぞれデータ線BL１とデータバス
DB−１、DB0、DB＋１との間に接続され、他
のトランジスタも同様に各データ線と各データバ
ス間に接続されている。そして、各コラムデコー
ダの出力は１つのデータ線とデータバスDB0と
の間に接続されたトランジスタのゲートと該デー
タ線の両側に位置するデータ線とデータバスDB
−１およびDB＋１の間に接続された各トラジス
タのゲートとに接続されている。例えば、コラム
デコーダCD１は、データ線BL１とデータバス
DB0との間に接続されたトランジスタQ₁₁のゲー
トとデータ線BL０とデータバスDB−１との間に
接続されたトランジスタQ₀₀のゲートとデータ線
BL２とデータバスDB＋１との間に接続されたト
ランジスタQ₂₂のゲートとに共通接続されてい
る。なお、第２図では、データ線とは１つのコラ
ムに配置された各メモリセルおよび各トランスフ
アゲート用のトランジスタを接続するラインを称
しており、例えばデータ線BL０はメモリセル
MC００，MC０１，MC０２…およびトランジ
スタQ₀₀，Q₀₁，Q₀₂を接続するものである。 第２図の記憶装置においては、例えばワード線
WL１が選択されてこの電位が高レベルにされる
と該ワード線WL１に接続されたメモリセルMC
０１，MC１１，MC２１，MC３１，…のデー
タがそれぞれ対応するデータ線BL０，BL１，
BL２，BL３，…に転送される。そして例えば、
メモリセルMC１１がアドレス指定のメモリセル
である場合はコラムデコーダCD１からコラム選
択信号を出力することによりトランジスタQ₁₁と
共にトランジスタQ₀₀およびQ₂₂がオンとされる。
これにより、メモリセルMC１１からのデータが
データ線BL１、トランジスタQ₁₁、データバス
DB0を介して出力されるとともに、該メモリセ
ルMC１１の両隣のメモリセルMC０１および
MC２１がそれぞれデータ線BL０およびBL２、
トランジスタQ₀₀およびQ₂₂、データバスDB−１
およびDB＋１を介して出力される。したがつ
て、中心のメモリセルMC１１のアドレスを指定
して該メモリセルMC１１にアクセスすることに
より同時に該メモリセルMC１１の両側に隣接す
るメモリセルMC０１およびMC２１のデータ読
出しをも行なうことが可能となる。 〔発明が解決しようとする問題点〕 しかしながら、上記半導体記憶装置では同一ワ
ード線の隣接コラムのデータしか読出せない。画
像処理等においては、同時に２次元的に広がりの
あるデータを必要とする場合が多い。例えば、メ
モリセルMC１１を中心として３×３の広がり領
域（MC００，MC１０，MC２０），（MC０１，
MC１１，MC２１）、（MC０２，MC１２，MC
２２）のデータを同時に必要とする場合、上述の
半導体記憶装置においては、ワード線WL０の選
択及びコラムデータCD１の選択、WL１の選択
及びCD１の選択、さらにWL２の選択及びCD１
の選択のように同様の選択動作を３度くり返さな
けばならず、メモリアクセス動作に複雑さが残る
と共に、アクセス時間の短縮が充分ではない。本
発明はアクセスされるメモリセルに対し、隣接ワ
ード線に接続された隣接メモリセルのデータも同
時に並列的に出力又はデータ入力できるようにす
ることを目的とする。 〔問題を解決するための手段〕 本発明においては、複数のメモリセルと、該複
数のメモリセルのうちの任意のものをアクセスす
るための複数のワード線及び複数のワード線とを
有するメモリブロツクを複数具備し、前記各メモ
リブロツクは特定の行アドレスに対し並列的に動
作し、該特定行アドレスに対応するメモリブロツ
クの入出力データが選択されることにより、該特
定行アドレスに対応するワード線へのランダムア
クセスがなされる構成を具備し、また該ワード線
とは異なるメモリロツクに属し且つ所定のアドレ
ス位置関係にあるワード線をも同時に並列的にア
クセスする動作モードが可能であり、該モード下
では一部のメモリブロツクにおいては、前記所定
のアドレス位置関係が維持されるように、ランダ
ムサクセス用の行アドレスに対応するワード線と
は異なるワード線を選択する手段が設けられてい
ることを特徴とする半導体記憶装置が提供され
る。 〔作用〕 本発明においては、複数のメモリブロツクに分
割された複数のメモリセルのうちの任意の１つが
ランダムアクセスのためのアドレス信号に応答し
て選択され、且つアクセスされたメモリセルのワ
ード線に隣接するワード線に接続された複数のメ
モリセルの内容が同時にデータバスに出力される
ようになつていると共に、１アクセス信号に応答
して複数のメモリブロツク内の所定の位置的関係
にあるワード線が選択される。これにより、１つ
のアクセス信号に応答し複数のメモリブロツクの
複数のメモリルのアクセスが可能となる。 〔実施例〕 本発明の実施例について添付図面を参照して下
記に述べる。 第１図は本発明の一実施例としての半導体記憶
装置の構成図を示す。第１図に図示の記憶装置は
第１〜第４のメモリブツク１〜４、データバス選
択回路６及びデータバス７から構成されている。
第１のメモリブロツク１は、第３図に詳細を示す
ように、データ線BL０〜BL４とワード線WL
０，WL４，WL８との間に接続されたメモリセ
ルMC００〜MC４０、MC０４〜MC４４、MC
０８〜MC４８から成るセルブロツク１１と、ト
ランスフアゲートとしてのトランジスタQ₀₀〜
Q₄₂が第３図の図示の如く接続されて或るデータ
線選択回路１２と、ワード線デコーダ１３及びそ
の加算回路１４とから構成されている。第２〜第
４のメモリブロツク２〜３も同様に構成されてい
る。但し、第２及び第３のメモリブロツク２及び
３には加算回路１４は設けられていず、一方第４
のメモリブロツク４には加算回路１４に代えて減
算回路４４が設けられている。またコラムデコー
ダ５１及び５２がそれぞれ、第１及び第２のメモ
リブロツク１及び２と第３及び第４のメモリブロ
ツク３及び４に接続されている。第１〜第４のメ
モリブロツク１〜４のデータ線選択回路１２，２
２，３２，４２はデータバス７１〜７４を介して
データバス選択回路６に接続されている。 ここで各ブロツク１〜４はランダムアクセス動
作のみについて見ると行アドレス信号A₂〜A₈を
受けて全く並列的に動作し、最下位２ビツトの行
アドレス信号A₀，A₁によつていずれかのブロツ
クをアクセスするかがデータバス選択回路６側で
決定される。従つて行アドレス信号A₀〜A₈を０
から１づつカウントアツプしたときに選択される
ワード線をWL₀，WL₁，〜WL_oとすると、ワー
ド線は、第１のセルブロツク１１ではWL０，
WL４，WL８，…，第２のセルブロツク２１で
はWL１，WL５，WL９，…，第３のセルブロ
ツク３１ではWL２，WL６，WL１０，…，第
４のセルブロツク４１ではWL３，WL７，WL
１１のように、アドレス順に見ると各セルブロツ
ク内では４だけ離れており、隣接するもの、例え
ばWL０とWL１、WL１とWL２とはそれぞれ異
なるセルブロツクに属し且つ隣り合うセルブロツ
クに設けられている。そして、各ブロツク内で
は、隣接行アドレスにより指定されるワード線が
選択されて同時に動作していることによる。よつ
て各ブロツクで並列的に選択ワード線のメモリセ
ルへのデータ入出力を行なえば、隣接行アドレス
のメモリセルを並列的にアクセスできることにな
る。ところが、ランダムアクセスによる中心行ア
ドレスが、両端のブロツク１，４いずれかのワー
ド線を選択しているときは、その行アドレスより
１つ前又は後の行アドレスに対応するワード線は
非選択状態となる。つまり各ブロツクを単に並列
動作させても、行アドレス次第では特定アドレス
関係のワード線データを並列に出し得ないことに
なる。 そこで本発明では隣接ワード線上のメモリセル
を同時にアクセスするモードにおいては両端ブロ
ツクについてワード線選択順序をサイクリツクに
する工夫が施されている。これについては後で詳
述する。 第１図に図示の実施例はメモリセルが256Kの
場合を示しており、上記メモリセルのアドレス指
定としてロー側には９ビツトのアドレス信号A₀
〜A₈（A₀がLSD、A₈がMSD）がデコーダ回路１
３，２３，３３，４３に接続されている。但し、
デコーダ回路２３及び３３はA₂〜A₈ビツトのみ
が接続され、デコーダ回路１３はA₀〜A₈ビツト
について加算回路１４で処理されたA′₂〜A′₈ビツ
ト、デコーダ回路４３は減算回路４４で処理され
たA″₂〜A″₈ビツトが印加されている。A′₂〜A′₈
ビツト及びA″₂〜A″₈ビツトの意味については後
述する。 またA₀，A₁ビツトはデータバス選択回路６に
印加されているが、これについても後述する。 第１図に図示の記憶装置の動作について説明す
る。 ブロツクアクセスモードにおいて、メモリセル
MC２５のアドレス指定して読出コマンドが発せ
られた場合について述べる。ブロツクアクセスモ
ードとは、アドレス指定されたメモリセルM_ccを
中心としてその周辺のロー及びコラムについてｎ
×ｎ、この実施例では３×３＝９個のメモリセル
のデータを１度のアクセスコマンドでアクセスす
る場合をいう。 メモリセルMC２５をアドレス指定するアドレ
ス信号がWLデコーダ１３，２３，３３，４３に
印加された場合、MC２５が接続された第２のセ
ルブロツク２１内のワード線WL５が選択される
と共に、第２のセルブロツク２１の両隣のセルブ
ロツクのワード線WL５と同じ位置関係にある第
１のセルブロツク１１のワード線WL４及び第３
のセルブロツク３１のワード線１６も同時に選択
される。またこの時、読出には直接関係ないがセ
ルブロツク４１のワード線WL７も選択される。
すなわちWLデコーダ１３，２３，３３，４３
は、アドレス指定されたメモリセルが接続された
ワード線WL_xと、少なくともその前後につなが
るワード線WL_x-1，WL_x+1が同時に選択されるよ
うにしており、これらのワード線は上述したよう
に同じセルブロツクには属さない。 上記ワード線WL４，WL５，WL６の選択と
同時にメモリセルMC２５を中心として左右のメ
モリセルMC１５，MC３５が同時に読出される
ようにコラムデコーダ５１及び５２のCD２がハ
イレベルとなる。従つて第３図に図示のセルブロ
ツク１１について述べると、ワード線WL４と
CD２により駆動されるトランジスタQ₁₀，Q₂₁，
Q₃₂とによりメモリセルMC１４，MC２４，MC
３４のデータがデータバス７１のDB−１、
DB0、DB＋１にそれぞれ出力される。セルブロ
ツク２１についても同様に、メモリセルMC１
５，MC２５，MC３５、さらにセルブロツク３
１のメモリセルMC１６，MC２６，MC３６の
データがそれぞれDB−１、DB0、DB＋１から
成るデータバス７２，７３に出力される。 このようにデータバス７１〜７３に同時に出力
された上記メモリセルのデータはデータバス選択
回路６に印加されるが、アドレス信号のA₀，A₁
ビツトにより、MC２５を中心として、それぞれ IO_-1-1：MC１４，IO_-10：MC２４，IO_-1+1：
MC３４， IO_0-1：MC１５，IO₀₀：MC２５，IO₀₊₁：MC３
５， IO_+1-1：MC１６，IO₊₁₀：MC２６，IO_+1-1：
MC３６， に対応して端子IO_-1-1〜IO₊₁₊₁に上記メモリセル
のデータが出力される。 すなわち、アドレス指定されたメモリセルMC
２５を中心としてその周辺の３×３個のメモリセ
ルのデータが１度のアクセスにより読出すことが
できる。 次にアドレス指定のメモリセルがMC２４の場
合について述べる。この場合、MC２４を中心と
して上記同様 IO_0-1：MC１４，IO₀₀：MC２４，IO₀₊₁：MC３
４， IO_+1-1：MC１５，IO₊₁₀：MC２５，IO₊₁₊₁：
MC３５， が選択されることは明らかである。しかしながら
MC２４の１つの前のコラムについてサイクリツ
クにつながつている第４のセルブロツク４１につ
いて上記同様の処理を行うとワード線WL４，
WL５と同じ位置関係にあるワード線WL７の
MC１７，MC２７，MC３７が選択されてしま
うことになり、MC２５を中心とした場合と異な
り上記関係が維持されない。一方この場合第４の
セルブロツク４１のMC１３，MC２３，MC３
３が選択されるべきであり、これらはワード線
WL７の１つ前のWL３により選択されるもので
ある。そこでこのような場合、すなわちアドレス
信号のA₀，A₁ビツトが共にローでランダムアク
セスのための特定アドレス信号に対応する中心の
メモリセルが第１のセルブロツクであるような場
合、減算回路４４では１を減じたアドレス信号
A″₂〜A″₈をWLデコーダ４３に印加し１つ手前の
ワード線を選択するようにしている。これによ
り、 IO_-1-1：MC１３，IO_-10：MC２３，IO_-1+1：
MC３３ が出力される。 一方、中央セルがMC２０であるような場合、
第４のセルブロツク４１のワード線はWL３の１
つ前のものとしてセルブロツク４１の最後のワー
ド線WL１２７が選択される。 さらにアドレス指定のメモリセルが第４のセル
ブロツク４１にある場合について説明する。 例えばメモリセルMC２７が中心として指定さ
れた場合、 IO_-1-1：MC１６，IO_-10：MC２６，IO_-1+1：
MC３６ IO_0-1：MC１７，IO₀₀：MC２７，IO₀₊₁：MC３
７ が選択されることは前述の通りである。ところが
１つ後のローについては、そのままでは上記の場
合とは逆に第１のセルブロツク１１のワード線
WL４のMC１４，MC２４，MC３４が選択され
ることとなる。そこでアドレス信号A₀，A₁ビツ
トが共にハイで中心のメモリセルが第４のセルブ
ロツクであるような場合は、加算回路１４で１を
加算したアドレス信号A′₂〜A′₈としてWLデコー
ダ１３に印加し、次のワード線を選択するように
している。これにより、 IO_+1-1：MC１８，IO₊₁₀：MC２８，IO_+1-1：
MC３８ が出力される。 このように加算回路１４、減算回路４４により
メモリセルの連続性を確保しているのである。 かかる連続性はデータ線についても同様であ
る。例えば、中心セルとしてMC０４が指定され
た場合、第１のセルブロツク１１からは第３図に
図示の如く１つ前のものとしてはそのワード線
WL４の最後のセルMC４４、中心のものとして
MC０４、次のセルとしてMC１４がそれぞれDB
−１，DB0，DB＋１に出力される。逆にMC４
４が選択された場合、MC３４，MC４４，MC
０４が出力される。 第４図に他の実施例を示す。第４図に図示の実
施例は、第１図のデコーダ１３及び４３、及び加
算回路１４及び減算回路４４の変形形態を示す。
他の部分は第１図と同じである。第４図のインク
リメント信号発生回路１５及びデコーダ１３ａの
一実施例を第５図に、デクリメント信号発生回路
４５及びデコーダ４３ａの一実施例を第６図に示
す。 第４図において、インクリメント信号発生回路
１５はANDゲート１５１及びインバータ１５２
から構成され、アドレス指定のメモリセルが第４
のセルブロツクの場合、A₀＝Ｈ、A₀＝Ｈである
から、これによりインクリメント信号ICS＝Ｈ、
ICS＝Ｌの信号を発生させる。一方デコーダ１３
ａはNORゲート１３１，１３４，１３８，AND
ゲート１３２，１３５，１３６，１３７，１３
９，１４０，ORゲート１３３，１３７，１４１
が図示の如く接続されて成る。従つて例えばA₂
〜A₈ビツトの信号によりNORゲート１３１の出
力がハイである場合、A₀＝Ｈ、A₁＝Ｈならば
ICS＝Ｈ、＝ＬであるからANDゲート１３５
の出力がハイとなりORゲート１３７に接続され
たワード線WL４がハイレベルとなる。一方、
A₀，A₁が上記以外の場合はICS＝Ｌ、＝Ｈで
あるから、ANDゲート１３２の出力がハイとな
りワード線WL０が選択される。このようにして
第１図の加算回路１４及びデコーダ１３と同様の
機能を有する。 第６図のデクリメント信号発生回路４５は
NORゲート４５１及びインバータ４５２から成
り、アドレス指定が第１セルブロツク、すなわち
A₀＝Ｌ、A₁＝Ｌの場合、デクリメント信号DCS
＝Ｈ、＝Ｌとなる。デコーダ回路４３ａは
NORゲート４３１，４３５，４３９，ANDゲー
ト４３２，４３３，４３６，４３７，４４０，４
４１，ORゲート４３４，４３８，４４２が図示
の如く構成されて成る。この回路の動作は第５図
の回路の動作と逆になることは明らかである。 以上の実施例においては、３×３アレイのブロ
ツクアクセスについて述べたが、任意のアレイ、
ｍ×ｎについても同様に行うことができる。例え
ば、５×５アレイのブロツクアクセスの場合に
は、セルブロツクは、例えば2³＝８個とする。上
述の実施例の如く４個のセルブロツクでも可能で
あるがワード線の関係が複雑となり、デコーダ回
路が複雑となる。一方2⁴以上とすることは経済的
でない。セルブロツクを８個とすることで、加算
回路は第１及び第２のセルブロツクのWLデコー
ダに減算回路は第７及び第８のセルブロツクの
WLデコーダに対応させて設ける。一方、カラム
デコーダにより駆動されるデータバスのトランス
フア用トランジスタも同時に５個駆動され、連続
する５個のデータ線を介してデータバスDB−
２、DB−１、DB0、DB＋１、DB＋２にデータ
を出力するようにする。 又、以上の実施例の如く、常に中心セルに対し
て、隣接するメモリセルについてブロツクアクセ
スをする必要はなく、一定の関係、例えば１つお
きにアクセスするように構成することも可能であ
る。 以上の実施例については読出し動作の場合につ
いて述べたが、IO_-1-1〜IO₊₁₊₁の端子に印加した
データを１度のアクセスで書込むことも可能であ
る。 尚上述の説明ではブロツクアクセスの場合だけ
について述べたが、制御回路を設けることによ
り、従来のように１つのセルのみのアクセス又は
本発明のブロツクアクセスのいずれもコマンドに
よる切換により行うことができる。 又、本発明は上述のように１ビツト単位のみで
なく、ワード単位でもブロツクアクセスを行うこ
とも可能である。 〔発明の効果〕 以上に述べたように本発明によれば、比較的簡
単な回路構成で、１度のアクセス命令で指定され
たアドレスを中心として所定の関係をもつた周辺
のアドレスの複数のメモリセルを同時にアクセス
することが可能となり、アクセス時間を短縮する
ことが可能となる。 [Industrial Application Field] The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a semiconductor memory device that can simultaneously access not only the data of a memory cell specified by an address signal, but also the data of a plurality of memory cells surrounding the memory cell in a two-dimensional direction. The semiconductor memory device according to the present invention is suitably used for multidimensional data processing such as image data processing. [Prior Art] For example, in image processing, an image memory is used to store image data, and this image memory stores image data corresponding to an image displayed on a graphic display, for example. There are many. The image data stored in such image memory can be subjected to (1) compression, (2) difference taking, (3) smoothing, and other data processing between data stored in adjacent addresses. is often the case. In order to perform such data processing, it is necessary to read and process data not only in the target memory cell but also in the peripheral memory cells. Therefore, in such an image memory, etc., it is required to be able to quickly access not only the target memory cell but also the peripheral memory cells. In addition, such requirements are not limited to access for each memory cell, but also for each word in matrix calculations, three-dimensional data processing, etc., and a function that can read stored data at adjacent addresses at high speed will improve these processes. This will improve efficiency. There is a semiconductor memory device that has already been proposed by the present inventor (for example, Japanese Patent Application No. 58-53586) that meets these requirements. Such a semiconductor device will be described below with reference to FIG. The semiconductor memory device shown in FIG.
WL0, WL1, WL2, ... and data line BL0,
BL1, BL2, ... and the memory cells connected between each of these word lines and data lines.
MC00, MC01, MC02,..., MC10,
MC11, MC12... and three data buses DB-
1. DB0, DB+1 and column decoder CD0, CD
1, CD2, . . . and transfer gate transistors Q ₀₀ , Q ₀₁ , Q ₀₂ , Q ₁₀ , Q ₁₁ , Q ₁₂ , . Transistors Q ₀₀ , Q ₀₁ , Q ₀₂ are connected to data line BL0 and data buses DB-1, DB0, respectively.
DB+1, and the transistor Q ₁₀ ,
Q ₁₁ and Q ₁₂ are data line BL1 and data bus respectively
DB-1, DB0, and DB+1, and other transistors are similarly connected between each data line and each data bus. The output of each column decoder is the gate of a transistor connected between one data line and the data bus DB0, and the data lines and data bus DB0 located on both sides of the data line.
-1 and the gate of each transistor connected between DB+1 and DB+1. For example, column decoder CD1 connects data line BL1 and data bus
The gate of transistor Q 00 connected between the gate of transistor Q ₁₁ connected between data line BL0 and data bus DB-1 and data line _DB0
It is commonly connected to the gate of transistor _Q22 connected between BL2 and data bus DB+1. Note that in FIG. 2, the data line refers to a line that connects each memory cell and each transfer gate transistor arranged in one column. For example, data line BL0 is a line that connects each memory cell and each transfer gate transistor.
It connects MC00, MC01, MC02... and transistors Q ₀₀ , Q ₀₁ , Q ₀₂ . In the storage device shown in FIG. 2, for example, the word line
When WL1 is selected and this potential is set to high level, the memory cell MC connected to the word line WL1
The data of 01, MC11, MC21, MC31, ... correspond to the data lines BL0, BL1, respectively.
Transferred to BL2, BL3, etc. And for example,
When memory cell MC11 is an addressable memory cell, by outputting a column selection signal from column decoder CD1, transistors Q ₀₀ and Q ₂₂ are turned on together with transistor Q ₁₁ .
As a result, data from memory cell MC11 is transferred to data line BL1, transistor _Q11 , and data bus.
It is output via DB0, and the memory cells MC01 and MC01 on both sides of the memory cell MC11 are output.
MC21 connects data lines BL0 and BL2, respectively.
Transistors Q ₀₀ and Q ₂₂ , data bus DB-1
and output via DB+1. Therefore, by specifying the address of the center memory cell MC11 and accessing the memory cell MC11, it is possible to simultaneously read data from the memory cells MC01 and MC21 adjacent to both sides of the memory cell MC11. . [Problems to be Solved by the Invention] However, in the semiconductor memory device described above, only data in adjacent columns of the same word line can be read. In image processing, etc., data that is two-dimensionally spread is often required. For example, 3×3 spread areas (MC00, MC10, MC20), (MC01,
MC11, MC21), (MC02, MC12, MC
22), in the semiconductor memory device described above, the selection of word line WL0, the selection of column data CD1, the selection of WL1 and the selection of CD1, and the selection of WL2 and the selection of CD1.
A similar selection operation, such as the selection of , must be repeated three times, which leaves complexity in the memory access operation and does not sufficiently shorten the access time. An object of the present invention is to enable data from adjacent memory cells connected to adjacent word lines to be simultaneously output or input in parallel to a memory cell to be accessed. [Means for Solving the Problem] The present invention provides a memory block having a plurality of memory cells, a plurality of word lines for accessing arbitrary ones of the plurality of memory cells, and a plurality of word lines. Each of the memory blocks operates in parallel with respect to a specific row address, and when input/output data of the memory block corresponding to the specific row address is selected, the word corresponding to the specific row address is It has a configuration in which lines are randomly accessed, and an operation mode is possible in which word lines belonging to a memory lock different from the word line and having a predetermined address position relationship are also accessed in parallel at the same time. It will be explained below that some memory blocks are provided with means for selecting a word line different from the word line corresponding to the row address for random success so that the predetermined address positional relationship is maintained. A semiconductor memory device characterized by the present invention is provided. [Operation] In the present invention, any one of a plurality of memory cells divided into a plurality of memory blocks is selected in response to an address signal for random access, and the word line of the accessed memory cell is selected. The contents of a plurality of memory cells connected to word lines adjacent to each other are simultaneously output to a data bus, and the contents of the memory cells are arranged in a predetermined positional relationship within a plurality of memory blocks in response to one access signal. A word line is selected. This makes it possible to access a plurality of memory blocks in a plurality of memory blocks in response to one access signal. [Embodiments] Examples of the present invention will be described below with reference to the accompanying drawings. FIG. 1 shows a configuration diagram of a semiconductor memory device as an embodiment of the present invention. The storage device shown in FIG. 1 is composed of first to fourth memory books 1 to 4, a data bus selection circuit 6, and a data bus 7.
As shown in detail in FIG. 3, the first memory block 1 has data lines BL0 to BL4 and a word line WL.
Memory cells MC00 to MC40, MC04 to MC44, MC connected between 0, WL4, and WL8
Cell block 11 consisting of 08~MC48 and transistor _Q00 ~ as a transfer gate
_Q42 is connected as shown in FIG. 3, and consists of a certain data line selection circuit 12, a word line decoder 13, and its addition circuit 14. The second to fourth memory blocks 2 to 3 are similarly constructed. However, the second and third memory blocks 2 and 3 are not provided with the adder circuit 14, while the fourth
The memory block 4 is provided with a subtraction circuit 44 in place of the addition circuit 14. Column decoders 51 and 52 are also connected to first and second memory blocks 1 and 2 and third and fourth memory blocks 3 and 4, respectively. Data line selection circuits 12, 2 for first to fourth memory blocks 1 to 4
2, 32, and 42 are connected to the data bus selection circuit 6 via data buses 71 to 74. Here, when considering only the random access operation, each block 1 to 4 operates completely in parallel in response to row address signals A ₂ to _{A 8} , and operates in parallel depending on the row address signals A ₀ and A ₁ of the lowest two bits. The data bus selection circuit 6 side determines which block is to be accessed. Therefore, the row address signals A ₀ to A ₈ are set to 0.
Let WL ₀ , WL ₁ , ~WL _o be the word lines selected when counting up by one from
WL4, WL8,..., WL1, WL5, WL9,... in the second cell block 21, WL2, WL6, WL10,... in the third cell block 31, WL3, WL7, WL in the fourth cell block 41
11, when viewed in address order, they are separated by 4 within each cell block, and adjacent ones, for example, WL0 and WL1, WL1 and WL2, belong to different cell blocks and are provided in adjacent cell blocks. This is because within each block, word lines designated by adjacent row addresses are selected and operated simultaneously. Therefore, by inputting and outputting data to and from memory cells on the selected word line in parallel in each block, memory cells at adjacent row addresses can be accessed in parallel. However, when the center row address by random access selects the word line in either end blocks 1 or 4, the word line corresponding to the row address before or after that row address is in a non-selected state. becomes. In other words, even if each block is simply operated in parallel, word line data related to a specific address cannot be output in parallel depending on the row address. Therefore, in the present invention, in a mode in which memory cells on adjacent word lines are simultaneously accessed, the word line selection order is cyclical for both end blocks. This will be explained in detail later. The embodiment shown in FIG. 1 shows a case where the memory cells are 256K, and a 9-bit address signal A ₀ is set on the low side to specify the address of the memory cell.
~A ₈ (A ₀ is LSD, A ₈ is MSD) is decoder circuit 1
3, 23, 33, and 43. however,
The decoder circuits 23 and 33 are connected only to the ₈ bits A ₂ to A, the decoder circuit 13 is connected to the ₈ bits A ₂ to _A' processed by the adder circuit 14 for the ₈ bits A 0 to A, and the decoder circuit 43 is a subtraction circuit. ₈ bits A″ ₂ to A″ processed in step 44 are applied. A′ ₂ ~A′ ₈
The meanings of the bits and the ₈ bits _A''2 to A'' will be described later. Furthermore, the A ₀ and A ₁ bits are applied to the data bus selection circuit 6, which will also be described later. The operation of the storage device shown in FIG. 1 will be explained. In block access mode, memory cells
A case where a read command is issued by specifying the address of the MC 25 will be described. Block access mode refers to the memory cell _MCC that is addressed and the surrounding rows and columns are n
×n, in this embodiment, refers to the case where data of 3×3=9 memory cells is accessed by one access command. When an address signal for addressing the memory cell MC25 is applied to the WL decoder 13, 23, 33, 43, the word line WL5 in the second cell block 21 to which MC25 is connected is selected, and the word line WL5 in the second cell block 21 is selected. The word line WL4 of the first cell block 11 and the third
The word line 16 of the cell block 31 is also selected at the same time. At this time, the word line WL7 of the cell block 41 is also selected, although it is not directly related to reading.
That is, WL decoders 13, 23, 33, 43
The word line WL _x to which the addressed memory cell is connected and at least the word lines WL _x-1 and WL _x+1 connected before and after it are simultaneously selected, and these word lines are selected as described above. As shown, they do not belong to the same cell block. Simultaneously with the selection of the word lines WL4, WL5, and WL6, CD2 of the column decoders 51 and 52 becomes high level so that memory cells MC15 and MC35 on the left and right sides of the memory cell MC25 are simultaneously read out. Therefore, regarding the cell block 11 shown in FIG. 3, word lines WL4 and
Transistors Q ₁₀ , Q ₂₁ , driven by CD2
Q ₃₂ and memory cells MC14, MC24, MC
34 data is DB-1 of data bus 71,
Output to DB0 and DB+1 respectively. Similarly, for cell block 21, memory cell MC1
5, MC25, MC35, and cell block 3
Data of one memory cell MC16, MC26, MC36 is output to data buses 72, 73 consisting of DB-1, DB0, DB+1, respectively. In this way, the data of the memory cells simultaneously output to the data buses 71 to 73 are applied to the data bus selection circuit 6, but the address signals A ₀ , A ₁
Depending on the bit, IO _-1-1 : MC14, IO _-10 : MC24, IO _-1+1 :
MC34, IO _0-1 : MC15, IO ₀₀ : MC25, IO ₀₊₁ : MC3
5, IO _+1-1 : MC16, IO ₊₁₀ : MC26, IO _+1-1 :
The data of the memory cell is outputted to the terminals IO _-1-1 to _{IO +1+1} corresponding to the MC36. That is, the addressed memory cell MC
The data of 3×3 memory cells around 25 can be read by one access. Next, a case where the addressed memory cell is MC24 will be described. In this case, IO _0-1 : MC14, IO ₀₀ : MC24, IO ₀₊₁ : MC3 as above, centering on MC24.
4, IO _+1-1 : MC15, IO ₊₁₀ : MC25, IO ₊₁₊₁ :
It is clear that MC35, is selected. however
When the same process as described above is performed for the fourth cell block 41 which is cyclically connected to the previous column of MC24, word line WL4,
Word line WL7 which has the same positional relationship as WL5
MC17, MC27, and MC37 will be selected, and unlike the case where MC25 is the center, the above relationship will not be maintained. On the other hand, in this case, MC13, MC23, MC3 of the fourth cell block 41
3 should be selected and these are the word lines
This is selected by WL3, which is immediately before WL7. Therefore, in such a case, that is, when the A ₀ and A ₁ bits of the address signal are both low and the central memory cell corresponding to the specific address signal for random access is the first cell block, the subtraction circuit 44 address signal minus 1
_A''2 to _A''8 are applied to the WL decoder 43 to select the previous word line. As a result, IO _-1-1 : MC13, IO _-10 : MC23, IO _-1+1 :
MC33 is output. On the other hand, if the central cell is MC20,
The word line of the fourth cell block 41 is 1 of WL3.
The last word line WL127 of cell block 41 is selected as the previous one. Furthermore, the case where the addressed memory cell is in the fourth cell block 41 will be explained. For example, if memory cell MC27 is specified as the center, IO _-1-1 : MC16, IO _-10 : MC26, IO _-1+1 :
MC36 IO _0-1 : MC17, IO ₀₀ : MC27, IO ₀₊₁ : MC3
7 is selected as described above. However, for the next row, the word line of the first cell block 11 is left as is, contrary to the above case.
MC14, MC24, and MC34 of WL4 will be selected. Therefore, when the address signals A ₀ and A ₁ bits are both high and the center memory cell is the fourth cell block, the WL decoder 13 adds 1 to the address signals A' ₂ to A' ₈ in the adder circuit 14. is applied to select the next word line. As a result, IO _+1-1 : MC18, IO ₊₁₀ : MC28, IO _+1-1 :
MC38 is output. In this way, the addition circuit 14 and the subtraction circuit 44 ensure continuity of the memory cells. Such continuity also applies to data lines. For example, if MC04 is designated as the center cell, from the first cell block 11, as shown in FIG.
The last cell MC44 of WL4, as the center one
MC04 and MC14 as the next cell respectively DB
-1, DB0, DB+1. On the contrary, MC4
If 4 is selected, MC34, MC44, MC
04 is output. FIG. 4 shows another embodiment. The embodiment shown in FIG. 4 shows a modification of the decoders 13 and 43 and the adder circuit 14 and subtracter circuit 44 of FIG.
Other parts are the same as in FIG. FIG. 5 shows an embodiment of the increment signal generation circuit 15 and decoder 13a of FIG. 4, and FIG. 6 shows an embodiment of the decrement signal generation circuit 45 and decoder 43a. In FIG. 4, the increment signal generation circuit 15 includes an AND gate 151 and an inverter 152.
, and the addressed memory cell is the fourth
In the case of the cell block, A ₀ = H, A ₀ = H, so the increment signal ICS = H,
Generates ICS=L signal. On the other hand, decoder 13
a is NOR gate 131, 134, 138, AND
Gate 132, 135, 136, 137, 13
9, 140, OR gate 133, 137, 141
are connected as shown in the figure. So for example A ₂
~A When the output of NOR gate 131 is high due to the _8- bit signal, if A ₀ = H and A ₁ = H, then
Since ICS=H,=L, AND gate 135
The output of the word line WL4 connected to the OR gate 137 becomes high level. on the other hand,
When A ₀ and A ₁ are other than the above, ICS=L and =H, so the output of the AND gate 132 becomes high and the word line WL0 is selected. In this way, it has the same functions as the adder circuit 14 and decoder 13 in FIG. The decrement signal generation circuit 45 in FIG.
It consists of a NOR gate 451 and an inverter 452, and the addressing is the first cell block, ie.
When A ₀ = L, A ₁ = L, decrement signal DCS
=H, =L. The decoder circuit 43a
NOR gate 431, 435, 439, AND gate 432, 433, 436, 437, 440, 4
41, OR gates 434, 438, and 442 are configured as shown. It is clear that the operation of this circuit is opposite to that of the circuit of FIG. In the above embodiment, block access to a 3x3 array was described, but any array,
The same can be done for m×n. For example, in the case of block access to a 5×5 array, the number of cell blocks is, for example, 2 ³ =8. Although it is possible to use four cell blocks as in the above embodiment, the relationship between the word lines becomes complicated and the decoder circuit becomes complicated. On the other hand, it is not economical to set it to ²⁴ or more. By setting the number of cell blocks to eight, the addition circuit is used as the WL decoder for the first and second cell blocks, and the subtraction circuit is used as the WL decoder for the seventh and eighth cell blocks.
Provided in correspondence with the WL decoder. On the other hand, five transfer transistors of the data bus driven by the column decoder are also driven at the same time, and the data bus DB-
2. Output data to DB-1, DB0, DB+1, and DB+2. Further, as in the above embodiments, it is not necessary to always perform block access to adjacent memory cells with respect to the central cell, but it is also possible to configure the central cell so that it is accessed in a fixed relationship, for example, every other memory cell. Although the above embodiments have been described in terms of read operations, it is also possible to write data applied to the terminals IO _-1-1 to _{IO +1+1} in one access. In the above explanation, only the case of block access has been described, but by providing a control circuit, it is possible to perform either access to only one cell as in the conventional case or block access as in the present invention by switching by a command. Further, according to the present invention, block access can be performed not only in units of 1 bit as described above but also in units of words. [Effects of the Invention] As described above, according to the present invention, with a relatively simple circuit configuration, a plurality of peripheral addresses having a predetermined relationship around an address specified by one access command can be accessed with a relatively simple circuit configuration. It becomes possible to access memory cells simultaneously, and it becomes possible to shorten access time.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例としての半導体記憶
装置の構成図、第２図は従来の半導体記憶装置の
構成図、第３図は第１図記憶装置の詳細回路図、
第４図は本発明の他の実施例としての半導体記憶
装置の構成図、第５図及び第６図は第４図記憶装
置の一部の回路図、である。 （符号の説明）、１〜４……メモリブロツク、
１１，２１，３１，４１……セルブロツク、１
２，２２，３２，４２……データ線選択回路、１
３，２３，３３，４３……ワード線デコーダ、１
４……加算回路、４４……減算回路、６……デー
タバス選択回路、７……データバス。 FIG. 1 is a block diagram of a semiconductor memory device as an embodiment of the present invention, FIG. 2 is a block diagram of a conventional semiconductor memory device, and FIG. 3 is a detailed circuit diagram of the memory device shown in FIG.
FIG. 4 is a block diagram of a semiconductor memory device as another embodiment of the present invention, and FIGS. 5 and 6 are circuit diagrams of a part of the memory device shown in FIG. 4. (Explanation of symbols), 1 to 4...Memory block,
11, 21, 31, 41...Cell block, 1
2, 22, 32, 42...data line selection circuit, 1
3, 23, 33, 43...word line decoder, 1
4... Addition circuit, 44... Subtraction circuit, 6... Data bus selection circuit, 7... Data bus.

Claims (1)

【特許請求の範囲】 １ 複数のメモリセルと、該複数のメモリセルの
うちの任意のものをアクセスするための複数のワ
ード線及び複数のワード線とを有するメモリブロ
ツクを複数具備し、前記各メモリブロツクは特定
の行アドレスに対し並列的に動作し、該特定行ア
ドレスに対応するメモリブロツクの入出力データ
が選択されることにより、該特定行アドレスに対
応するワード線へのランダムアクセスがなされる
構成を具備し、また該ワード線とは異なるメモリ
ブロツクに属し且つ所定のアドレス位置関係にあ
るワード線をも同時に並列的にアクセスする動作
モードが可能であり、該モード下では一部のメモ
リブロツクにおいては、前記所定のアドレス位置
関係が維持されるように、ランダムアクセス用の
行アドレスに対応するワード線とは異なるワード
線を選択する手段が設けられていることを特徴と
する、半導体記憶装置。 ２ 前記手段が、前記複数のメモリブロツクのう
ちの１つが有するワードデコーダ回路に付設され
た行アドレス加算手段と、前記複数のメモリブロ
ツクのうちの他の１つが有するワードデコーダ回
路に付設された行アドレス減算手段とから成り、
該加算手段と該減算手段は、一方の属するメモリ
ブロツク中のワード線がランダムアクセスされた
際に他方においてランダムアクセス行アドレスに
対し所定値だけ加算又は減算した行アドレスに対
応するワード線を選択することを特徴とする特許
請求の範囲第１項に記載の半導体記憶装置。[Scope of Claims] 1. A plurality of memory blocks having a plurality of memory cells, a plurality of word lines for accessing arbitrary ones of the plurality of memory cells, and a plurality of word lines, The memory blocks operate in parallel to a specific row address, and by selecting input/output data of the memory block corresponding to the specific row address, random access to the word line corresponding to the specific row address is performed. In addition, an operation mode is possible in which word lines belonging to a memory block different from the word line and having a predetermined address positional relationship are simultaneously accessed in parallel. A semiconductor memory characterized in that the block is provided with means for selecting a word line different from a word line corresponding to a row address for random access so that the predetermined address positional relationship is maintained. Device. 2. The means includes a row address adding means attached to a word decoder circuit of one of the plurality of memory blocks and a row address addition means attached to a word decoder circuit of another one of the plurality of memory blocks. and address subtraction means,
The adding means and the subtracting means select, when a word line in a memory block to which one belongs is randomly accessed, a word line corresponding to a row address added or subtracted by a predetermined value from a random access row address on the other side. A semiconductor memory device according to claim 1, characterized in that: