JPS5910993A - Dot matrix type display - Google Patents
Dot matrix type displayInfo
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- JPS5910993A JPS5910993A JP12087482A JP12087482A JPS5910993A JP S5910993 A JPS5910993 A JP S5910993A JP 12087482 A JP12087482 A JP 12087482A JP 12087482 A JP12087482 A JP 12087482A JP S5910993 A JPS5910993 A JP S5910993A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
この発明は、ドツトマトリクス型表示装置の改良に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to improvements in dot matrix display devices.
従来、この檜の表示g置としては第1図に示すようなも
のがあった。第1図において、lij M 行XN列の
マトリクス表示器、 (2)riマトリクス表示器山を
駆動する為のドライバ回路、(3jはシリアルに転送さ
れてくる行単位の表示データケパラレル[変換するN段
のシフトレジスタ、(4)はその行の表示データを表示
する間表示データ會保持しつつドライバ回路(2)に表
示データを出力するラッチ回路、 +51riマトリク
ス表示器山を垂直に走査する為の垂直走査回路、 +6
1d表示データを作成し、ラッチ回路(4)ヘンリアル
Ic転送する表示信号処理回路(7)ニマトリクス表示
器山とドライバ回路(2)とラッチ回路(4)及び垂直
走査回路(5)t−コノトロールし。Conventionally, there has been a display g position for this cypress as shown in FIG. In Fig. 1, there is a matrix display with lij M rows and N-stage shift register, (4) is a latch circuit that outputs display data to the driver circuit (2) while holding the display data while displaying the display data of the row, for vertically scanning the +51ri matrix display stack. vertical scanning circuit, +6
Display signal processing circuit that creates 1D display data and transfers it to the latch circuit (4) Henrial Ic (7) Nimatrix display stack and driver circuit (2) and latch circuit (4) and vertical scanning circuit (5) t-controller death.
表示信号処理回路(6)とのインターンエースを行うコ
ントロール回路である。This is a control circuit that interoperates with the display signal processing circuit (6).
いまマトリクス表示器山の第1行目分表示しJうとする
場合1表示信号処理回路+61riラッチ回路(4)へ
第1行目の表示データ全シリアルに転送する。If the first row of the matrix display is to be displayed, all display data of the first row is serially transferred to the 1 display signal processing circuit+61ri latch circuit (4).
表示データの転送が終了した時点で、ラッチ回路+41
14.表示データ金パラレルにドライバ回路(2)へ出
力し、ドライバ回路(2)はマトリクス表示4山を駆動
する。すなわち垂直走査回路+51 Kよって選ばれて
いる第1行目?r表示する。表示がある一定時間続いた
後9次に第2行目の表示データが表示信号処理回路(6
)よりラッチ回路(4)へ転送される。転送が終rする
と第2行目を表示する。このように転送と表示を次々と
繰返して、第1行目からオM行目までf、9フレッシュ
周期で順次表示する。When the display data transfer is completed, the latch circuit +41
14. The display data is output in parallel to the driver circuit (2), and the driver circuit (2) drives the four peaks of the matrix display. In other words, the first row selected by the vertical scanning circuit +51K? rDisplay. After the display continues for a certain period of time, the display data on the second line is processed by the display signal processing circuit (6).
) is transferred to the latch circuit (4). When the transfer is completed, the second line is displayed. In this way, the transfer and display are repeated one after another, and the data is sequentially displayed from the first line to the Mth line at f, 9 refresh cycles.
第2図にマトリクス表示4山の各行の表示デ′−タのタ
イピングとシフトレジスタ(3)の行単位の表示データ
の転送及び表示のタイぐングを示す。第2図において、
TI は1行分の表示データの転送時間、 T2
は転送時間Tl で転送された表示データの表示
時間、 Treflはリフレッシュ周期e ”*be
C及びdはそれぞれマトリクス表示4山の第1行目、牙
2行目、第3行目及びオM行目の表示データの転送と表
示の関係を示すタイピング、eはシフトレジスタ(3)
の表示データの転送と表示の関係を示すタイピングであ
る。図中表示データの転送時間Tl はf+線で1表
示時間T2に二重丸で示しである。FIG. 2 shows the typing of display data in each row of the four matrix display rows, the transfer of display data in units of rows of the shift register (3), and the timing of display. In Figure 2,
TI is the transfer time of display data for one line, T2
is the display time of the display data transferred in the transfer time Tl, and Trefl is the refresh period e''*be
C and d are typings that indicate the relationship between transfer and display of display data for the first row, second row, third row, and OM row of the four matrix display peaks, respectively, and e is a shift register (3)
This is a typing that shows the relationship between display data transfer and display. In the figure, the display data transfer time Tl is indicated by a double circle at one display time T2 on the f+ line.
さらに、転送時間Tl O間VcN個のドツトの表示デ
ータケ転送する時、ドツト1個当りの転送時間をTaと
する。Further, when display data of VcN dots are transferred during the transfer time TlO, the transfer time per dot is assumed to be Ta.
第2図によれば、リフレッシュ周期Treflと表示デ
ータの転送時間T1及び表示時間T2 の関係ri。According to FIG. 2, there is a relationship ri between the refresh period Trefl, the display data transfer time T1, and the display time T2.
TreH= M、(Tt +T2 )・・・・・・・・
・・・・・…・・…・−・・・・・・・illと表わさ
れる。さらに転送時間Tlけ。TreH=M, (Tt +T2)・・・・・・・・・
It is expressed as ・・・・・・・・・・・−・・・・・・・ill. Furthermore, transfer time Tl.
T1=N、Ta・・曲・・・・・曲・・・・・曲・・四
・・・・曲用・・四・・・・・・+23であるから、犬
山1式(2)よシ。Since T1=N, Ta...song...song...song...song...four...song...four...+23, Inuyama 1 formula (2) Sh.
Trefr == M 、 (N、 Ts +’l’2
) ・、・、−、、、、、・、、・、、、、、、、
+31となる。Trefr == M, (N, Ts +'l'2
) ・、・、−、、、、、・、、・、、、、、、、
It becomes +31.
したがって、従来のこの糧のドツトマトリクス型表示装
置においては、711クスの数M及びNが大きくなる場
合に、ドツト1個当りの転送時間T3 が一定の時、リ
フレッシ二周期Tveflt一定に保つ為VCは表示時
間T2を小さくしなければならず、その結果、輝度やコ
ントラストの低下を招く欠点があった。Therefore, in the conventional dot matrix type display device of this kind, when the number M and N of 711x becomes large and the transfer time T3 per dot is constant, the VC is used to keep the refresh period Tveflt constant. In this case, the display time T2 must be shortened, resulting in a decrease in brightness and contrast.
そこでこの発明においては、1行分の表示データ金ラッ
チするラッチ回路+41を複数個に分割する第1の手段
1行分の表示データをラッチするラッチ回路(4)ヲ複
数個設ける第2の手段、第10手段と第2の手段金量じ
に施す、すなわち1行分の表示データ全ラッチするラッ
チ回路(4)を複数個設け。Therefore, in the present invention, a first means for dividing the latch circuit (41) for latching one row of display data into a plurality of parts, and a second means for providing a plurality of latch circuits (4) for latching one row of display data. , a plurality of latch circuits (4) for latching all the display data for one row are provided.
それぞれのラッテ1!?回路を複数個に分割する第3の
手段のそれぞれにより、輝度及びコントラストの向上、
さらiC表示画面のリフレッシュレートの向上を#るこ
とで、マトリクスの数M及びNの大小にかかわらず、常
に良質な画面を表示するものである。以下、a明におい
て9行あるいは列を分割し2分割された小ざいマトリク
ス表示′at小マトリクス表示器とし、小マトリクス表
示器に関して横の運びを行ブロック、叔の並びを列ブロ
ックとする。1 latte for each! ? By each of the third means of dividing the circuit into a plurality of parts, brightness and contrast can be improved;
Furthermore, by improving the refresh rate of the iC display screen, a high-quality screen is always displayed regardless of the number of matrices M and N. Hereinafter, a small matrix display 'at' will be referred to as a small matrix display in which 9 rows or columns are divided into 2 parts in a light, and the horizontal movement of the small matrix display will be referred to as a row block, and the arrangement of columns will be referred to as a column block.
ここでは説明倉簡単にするために、オlの手段では1行
分のラッチ回路(41倉4個に分ル′むした場合。Here, to simplify the explanation, the first method uses one row of latch circuits (41 circuits divided into four circuits).
第2の手段でriJ行分行方ッチ回路+41’f4個設
けた場合、第3の手段では、1行分のラッチ回路(4)
全4個設け、それぞni4分割した場合VCC短足。If the second means provides four row latch circuits for riJ rows + 41'f, the third means provides latch circuits for one row (4).
If there are 4 in total and each is divided into 4, VCC short leg.
この発明の一実施例について説明す心。この場合。Let us describe one embodiment of this invention. in this case.
ドラ)1個尚りの転送時間T3 ri従来と同じとして
説明する。3) Transfer time T3 ri for one more item will be explained as being the same as the conventional method.
1ず、第1の手段を案施し7こ場合を説明する。1. First, a case will be explained in which the first means is implemented.
第3図において、山、15)及び(6)は第1図と同じ
である。In FIG. 3, mountains 15) and (6) are the same as in FIG.
(4a)、 (4b)、 (4C)及び(4d)U71
図のラッチ回路+41ヲ41的に分割し7C時のラッチ
回路−(la)* (]b)−(]c)及び(ld)f
fラッチ回路(4a)* (4b) 、(4c)及び(
4d)のそれぞれVC,対応するM行×五列のマトリク
ス表示器、 (28)、(2ム)、(2C)及び(2
d)はラッチ回路(4a) 。(4a), (4b), (4C) and (4d) U71
The latch circuit +41 in the figure is divided into 41 parts and the latch circuit at 7C - (la) * (]b) - (]c) and (ld)f
f latch circuit (4a)* (4b), (4c) and (
VC of 4d), corresponding M rows x 5 columns matrix display, (28), (2m), (2C) and (2
d) is a latch circuit (4a).
(4b)、 (4C)及び(4d)のそれぞれに対応す
るドライバ回路、 (3a)、 (3b)# (3C
)&び(3d)dラッチ回路(4a)(4b)、 (4
c)及び(4d)のそれぞれに対応する一段のシフトレ
ジスタである。Driver circuits corresponding to (4b), (4C) and (4d), (3a), (3b) # (3C
) & (3d) d latch circuit (4a) (4b), (4
This is a one-stage shift register corresponding to each of c) and (4d).
いまマトリクス表示4山の第1行目金表示しようとする
場合、マトリクス表示5(la)のオ1行目の表示デー
タがシフトレジスタ(3a)へ転送すれる。If the first row of the four matrix display rows is to be displayed, the display data of the first row of the matrix display 5 (la) is transferred to the shift register (3a).
転送が終fすると、−f:の表示データをドライバ回路
(2a)へ出力し、マトリクス表示器(]laの第1行
FFJt表示する。そして同時に、マトリクス表示器(
lb)のオ1行目の表示データがシフトレジスタ(3L
+)へ転送され、終rと同時に表示する。同様にして、
シフトレジスタ(3C)及び(3d)に表示データが転
送さnて表示する。このようにしてもシフトレジスタ(
3a)、 (3b)、 (3C)及び(3d)へ次々と
表示データが転送され、谷シフトレジスタ(3a)、
(3b)、 (3C)&び(3d)に転送が終丁すると
同時に谷ドライバ(2a) 、 (2b)、 (2c)
及び(2d)へ出力しマトリクス表示器titの第1打
金表示する。PL後、同様に、第2行目からオM行目ま
で表示データの転送と表示全繰返して、リフレッシ二周
期でノ碩次表示する。When the transfer is completed f, the display data of -f: is output to the driver circuit (2a), and the first row FFJt of the matrix display (]la is displayed. At the same time, the matrix display ()
The display data of the first row of lb) is transferred to the shift register (3L
+) and displayed at the same time as the end r. Similarly,
Display data is transferred to shift registers (3C) and (3d) and displayed. Even if you do this, the shift register (
Display data is transferred to 3a), (3b), (3C) and (3d) one after another, and the valley shift register (3a),
At the same time as the transfer ends at (3b), (3C) & (3d), the valley driver (2a), (2b), (2c)
and (2d) to display the first stroke on the matrix display tit. After PL, the transfer and display of display data is similarly repeated from the second row to the O-M row, and the display data is displayed successively in two refresh cycles.
第4図に、シフトレジ、t、 fi (3a)、 (3
b)、 (3c)及び(3d)の表示データの転送と表
示のタイミングを示す。第4図においてe ’e
’* ”&びiにそれぞれシフトレジスタ(3a)、
(3b) (3C)及び(3d)の表示データの転送
と表示のタイミング、 Tzefz riミリフレッシ
ュ期、T4は谷マトリクス表示器(1a)、 (lb)
。Figure 4 shows the shift register, t, fi (3a), (3
The timing of transfer and display of display data in b), (3c) and (3d) is shown. In Figure 4, e 'e
Shift register (3a) for '*'& i, respectively.
(3b) Timing of display data transfer and display in (3C) and (3d), Tzefz ri refresh period, T4 is valley matrix display (1a), (lb)
.
(IC)及び(1d)の−行方の表示データの転送時間
。(IC) and (1d) - Transfer time of display data of whereabouts.
Tsは転送時間゛l′4で転送された表示データの表示
時間である。Ts is the display time of the display data transferred during the transfer time ゛1'4.
第4心KLれば、第1の手段によるリフレッシ二周期T
ref2と、転送時間T4及び表示時間T5の関係は。If the fourth heart KL, two refresh cycles T by the first means
The relationship between ref2, transfer time T4, and display time T5 is as follows.
Tref2=M 、 (T< 十Ts )・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・1
4)となる。Tref2=M, (T<10Ts)...
・・・・・・・・・・・・・・・・・・・・・・・・1
4).
リフレッシ二周期Trefz を従来と同じとすれば。Assuming that the two refresh periods Trefz are the same as before.
Trefz = Tteh ・・−・・・用向・・而
・・・・1曲・曲・・・・・・・+5)T4 = −、
Ts =ユ10110091088110.19911
600010030091060.(6)4
TI
Treh = M 、(−4−Ts ) ・・・・・
四・・−・・・・・・・・萌・・・+71となる。成田
及び式(7)より
Ts = T2 +−、TI・・・・・曲・用向・四−
・・・用向・・・・・−+8)来のものに比べ輝度やコ
ントラストの向上ができる。Trefz = Tteh ... - ... Purpose ... ... 1 song / song ... +5) T4 = -,
Ts = Yu10110091088110.19911
600010030091060. (6) 4 TI Treh = M, (-4-Ts)...
4...-...Moe...+71. From Narita and formula (7), Ts = T2 +-, TI... Song/purpose/4-
...Purpose...-+8) Brightness and contrast can be improved compared to conventional ones.
筐た1表示時間T5に従来と同じとすれば。If one display time T5 is the same as before.
’i’1=T2 ・・・・川・・・・・曲用用向・・
・・・用向・・開用・用向i91となるから1式(4)
は。'i'1=T2...River...For melodious use...
...For use...Open use/For use i91, so 1 set (4)
teeth.
111
’L’re(2: M 、 (−+ ’l’2ン・・曲
・・四・・・・・・聞曲四uwとなる。成田及び式(1
0)より
Tref2= ’l’re rl−−、M、 J’1
−−−−−−−−−−−−−−−−−・−(41)すな
わち、この発明に工りミリフレッシュ周期Tr e f
2従来のものに比ベリフレッシュレー)Th高(fる
ことができ、その結末画面のちらつき金小さくすると共
に、輝度やコントラストを同上できる。111 'L're(2: M, (-+ 'l'2n...song...4...listen to 4uw. Narita and formula (1
0), Tref2 = 'l're rl--, M, J'1
−−−−−−−−−−−−−−−−・−(41) In other words, the refresh period T e f
2) Compared to the conventional one, it is possible to increase the brightness and contrast of the screen as well as to reduce the flickering of the screen.
次に、第2の手段を実施した場合を説明する。Next, a case will be described in which the second means is implemented.
第2の手段VCより、第1図のラッチ回路(4)金4個
列のドツトマトリクス型表示装酋4台分と同等であるか
ら、第2の手段vcよるリフレッ/ユ周期rTrefa
、転送時間1iTs、表示時間T7とすれば、これらの
関係ば、 ′1’ref3=−、(Ts +T7 )
−=−=−、・−−−−−03となる。Since the second means VC is equivalent to the latch circuit (4) of FIG.
, the transfer time is 1iTs, and the display time is T7, then the relationship is '1'ref3=-, (Ts +T7)
−=−=−, ·−−−−03.
リフレッンユ周MTref3 ’fz従来と同じとす7
″Lは。Refrenyu lap MTref3 'fz Same as before 7
“L is.
’l’refa = Trefl ・・・・四重・・
曲・・曲…・・四t13+T6 = N 、 T3=
T’t −・・−・曲・−、−・−−−−−−−−1
141となるから、弐〇打。'l'refa = Trefl...quadruple...
Song...Song...4t13+T6=N, T3=
T't −・・−・Song・−、−・−−−−−−−−1
It will be 141, so 20 strokes.
Tref1= −、(’l’1+’ T7 ) −・
曲−−−−−−−−曲1I5)となる。式中及び武a9
ニジ
T7=1’2+3.(TI+T2) ・・・・甲甲・
・・・・(1G+すなわち、この発明にょ夛表示時間T
7は、従来の表示時間T2工り3 、 (T1+’T2
) だけ増加する。Tref1= −, ('l'1+' T7 ) −・
The song will be song 1I5). Ceremony and Take a9
Rainbow T7=1'2+3. (TI+T2) ・・・
...(1G + that is, the display time T of this invention)
7 is the conventional display time T2 processing 3, (T1+'T2
) increases by.
従って従来のものに比べRL度やコントラストの同上が
できる。Therefore, the RL degree and contrast can be improved as compared to the conventional one.
また9表示時間Ty f従来と同じとすれば。Also, if the display time Ty f is the same as before.
T7:T2・・・・・四・・・・・四・・凹曲ψ曲用・
・・・・・・・曲・・・c171となるから9式口2I
汀。T7: T2...4...4...For concave ψ curves.
......Song...c171, so 9-type mouth 2I
The shore.
Tref3=−(T+ +Tz )・甲・曲・曲・・曲
・・川・・・・o綴となる。式中及び式U&より
’L’ref3= ’I’rcf1−− 、”i’re
fs −=−−−=−・−四11i1+すなわち、こ
の発明によりリフレッンユ周期Tref3に、従来よシ
ーTref+だけ減少する。従って従来のものに比ベリ
7レソンユレートThM(fることができ、その精米画
面のちらつき金小さくすると共に、輝にやコントラスト
を向上できる。Tref3=-(T+ +Tz)・Ko・Kun・Kun・・Kawa・・・It is spelled o. In the formula and from the formula U&, 'L'ref3='I'rcf1--, "i're
fs -=---=-.-411i1+ That is, according to the present invention, the reflex cycle Tref3 is reduced by Tref+ compared to the conventional method. Therefore, compared to the conventional one, it is possible to reduce the flickering of the polished screen by 7 degrees, and improve the brightness and contrast.
次に、第3の手段を実施した場合倉説明する。Next, the case where the third means is implemented will be explained.
この場合リフレッン二周期をTref4.伝送時間全1
゛8゜表示時間iT9とすnば、これらの関係は。In this case, the second period of refrain is Tref4. Transmission time total 1
If ゛8゜display time iT9 and n, then the relationship between these is.
Tref4=+、 (Ts +Ts ) −、−、−
、、、、、、、曲、、曲、曲、 (2(11となる。Tref4=+, (Ts +Ts) −, −, −
,,,,,,,song,,song,song,(2(becomes 11).
リフレッシ−周期’l’ref<i従来と同じとすれば
。Assuming that the refresh period 'l'ref<i is the same as before.
Tref4 == Trefl ・甲・・・・・・・
・・・・…・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・UIJとなるから1式(支))は
。Tref4 == Trefl ・A・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・Since it will be UIJ, there will be 1 type (support).
となる。犬山及び式(ハ)より
’1’9 =T2 +−0Tx +3.(TI+T2)
・・・・・・・・・・・山・、島すなわち、この発明に
より表示時間T9は、従来の表示時間T2より、第1の
手段VCよる一0Ttと第2の手段による3 、 (T
++T2) たけ壇力口する。従って従来のものに比
べ輝度やコントラストの同上ができる。becomes. From Inuyama and formula (c), '1'9 =T2 +-0Tx +3. (TI+T2)
......Mountains, Islands, In other words, according to the present invention, the display time T9 is shorter than the conventional display time T2 by 10Tt by the first means VC and 3, (Tt by the second means)
++T2) Riki Takedan speaks. Therefore, brightness and contrast can be improved as compared to conventional ones.
また9表示時間Tsi従来と同じとすれば。9. If the display time Tsi is the same as before.
T9=T2・・西・・曲・・曲・前曲・・四・・・・前
曲・・曲・・曲・・・□□□となるから、弐山は。T9=T2...West...song...song...previous song...four...previous song...song...song...□□□, so Niyama is.
となる。犬山及び人肉エク。becomes. Inuyama and human flesh exercise.
すなわち、この発明により9フレツンユ)8期’l’r
e f 4ることができ、その精米画面のちらつき全
小さくすると共に、#匿やコントラストを同上できる。That is, with this invention, the 8th period'l'r
e f 4 can be used to completely reduce flickering on the polished screen, as well as improve the concealment and contrast.
以上の説明においては、第1の手段によるラッチ回路(
4)の分割紫4分割、第2の手段によるラッチ回路(4
)の瑠設金4徊として行なったが、一般的VC2第1の
手段による分割ih分割、第2の手段による増設’<
t 1向とした場廿會次に示す。In the above explanation, the latch circuit (
4) division purple 4 division, latch circuit by second means (4
), but the general VC2 division ih division by the first method, expansion by the second method '<
The following table shows the situation with one direction.
第1の手段による場合。When using the first method.
式(IIIは、 Trefz = Trefx −(
−) 、 M 、Ti −−−−−−−−・l19)1
1
第2の手段による揚台。The formula (III is Trefz = Trefx −(
−), M, Ti −−−−−−−・l19)1
1 Lifting platform by the second means.
式(+6jは、 T7=’l’2+(t−1)、(T
I+T2)・・・・・・・・■ff(191[、Tre
f3=Trefl−(−)、Treft ・−=−=−
(31)第1の手段及び第2の手段全同時に実施する第
3の手段Vcxる場合。Formula (+6j is T7='l'2+(t-1), (T
I+T2)・・・・・・■ff(191[, Tre
f3=Trefl-(-), Treft ・-=-=-
(31) A case in which the first means and the second means are all implemented simultaneously.
弐−は、 T9 = T2+(−)、 Ts +C1
−1)、 (’l’l+’lン)・・・・・・・・・1
.Q
、Ml・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・(効
となり、h&tの数が多くなるほど効果的であることは
gうまでもない。2- is T9 = T2+(-), Ts +C1
-1), ('l'l+'ln)・・・・・・・・・1
.. Q, Ml・・・・・・・・・・・・・・・・・・
(It goes without saying that the larger the number of h&t, the more effective it is.
以上運べたように、この発明によるドツトマトリクス型
表示装置直で汀、第1図のラッチ回路(4)に第1の十
段第2の手段、及びこの2つの手段全同時に実施する第
3の手段のそれぞれにより輝度。As described above, in the dot matrix type display device according to the present invention, the latch circuit (4) of FIG. By means of each brightness.
コントラスト及びリフレッシュレートの同士に、−1−
ることができる。-1- between contrast and refresh rate
can be done.
第1図は従来のドツトマトリックス型表示装置の構成図
、第2図は従来のドツトマトリクス型表示装置の表示デ
ータの転送時間と表示時間の関係を示すタイミング図、
第3図はこの発明の第1 /II)手段の実施例による
ドツトマトリックス型表示装置の構成図、第4図はこの
発明の第1の手段の実施例によるドツトマトリクス型表
示装置の表示データの転送時間と表示時間の関係金示す
タイミング図である。
図中、(l)、(1a)、〔]b)、(IC)、及び(
ld) idマトリクス表示器、 i21. (2a
)、 (2b)、 (2c)及び(2d)i’tドライ
バ回路、 +3)、 (3a)、 (3b)、 (3
c)及び(3d) Uシフトレジスタ、(4)はラッチ
回路、(5)は垂直走立回路。
(6)は表示信号処理回路、(7)はコントロール回路
である。
なお1図中、同一あるいは相描部分VCは同一符号を付
して示しである。
代理人 葛 野 信 −
CM −CI LJ M
Φ′+−+ % (゛9
−580FIG. 1 is a configuration diagram of a conventional dot matrix type display device, and FIG. 2 is a timing diagram showing the relationship between display data transfer time and display time of the conventional dot matrix type display device.
FIG. 3 is a block diagram of a dot matrix type display device according to an embodiment of the first means of the present invention, and FIG. 4 shows display data of the dot matrix type display device according to an embodiment of the first means of the present invention. FIG. 3 is a timing chart showing the relationship between transfer time and display time. In the figure, (l), (1a), []b), (IC), and (
ld) id matrix display, i21. (2a
), (2b), (2c) and (2d) i't driver circuit, +3), (3a), (3b), (3
c) and (3d) U shift register, (4) is a latch circuit, and (5) is a vertical run circuit. (6) is a display signal processing circuit, and (7) is a control circuit. In FIG. 1, identical or contrasting portions VC are indicated by the same reference numerals. Agent Shin Kuzuno - CM -CI LJ M
Φ′+-+ % (゛9 -580
Claims (3)
ことにより構成した表示器と、この表示器で表示するデ
ータを作成する表示信号処理回路と、上記表示器(i−
駆動するドライバ回路と、上記表示信号処理回路よシン
リアルに転送される1行分の表示データをパラレルにf
換し、その打金表示する間表示データ全保持するラッチ
回路と1表示画面を縦に走査する垂直走査回路、及びこ
れら全コントロールするコントロール回路から構成され
るドツトマトリクス型表示装置において9表示器号処理
回路よシンリアルに転送される1行分の表示データをラ
ッチするラッチ回路を複数個に分割したことを%徴とす
るドツトマトリクス型表示装置。(1) A display device configured by arranging all display elements in a dot matrix, a display signal processing circuit that creates data to be displayed on this display device, and the display device (i-
The driver circuit to drive and the display signal processing circuit mentioned above transfer one line of display data in parallel in parallel.
9 display units in a dot matrix type display device consisting of a latch circuit that holds all display data during the display, a vertical scanning circuit that vertically scans one display screen, and a control circuit that controls all of these. A dot matrix type display device whose characteristic is that a latch circuit that latches one line of display data that is transferred serially from a processing circuit is divided into a plurality of parts.
より構成した表示器と、この表示器で表示するデータを
作成する表示信号処理回路と、土Bピ表示器tg動する
ドライバ回路と、上記表示信号処理回路よりシリアルに
転送される1行分の表示データをパラレルに変換し、そ
の行を表示する間表示データケ保持するラッチ回路と1
表示画面を縦に走査する垂直走査回路、及びこれら全コ
ントロール回路から構成されるドツトマトリクス型表示
装置において、上記表示信号処理回路工りシリアルに転
送される1行分の表示データ全ラッテするラッチ回路ヶ
複数個設けたこと全特徴とするドツトマトリクス型表示
装置。(2) A display device configured by arranging all display elements in a dot matrix, a display signal processing circuit that creates data to be displayed on this display device, a driver circuit that operates the display device, and the above-mentioned display. A latch circuit converts one line of display data serially transferred from a signal processing circuit into parallel data and holds the display data while that line is displayed.
In a dot matrix type display device consisting of a vertical scanning circuit that vertically scans a display screen and all of these control circuits, the display signal processing circuit described above has a latch circuit that latches all of the display data for one line that is serially transferred. This dot matrix type display device is characterized by having a plurality of .
より構成した表示器と、この表示器で表示するデータ全
作by、する表示イ=号処理回路と、上記表示器を駆動
するドライバ回路と、上記表示信号処理回路よりシリア
ルに転送される1行分の表示データ音パラレルに変換し
、その打金表示する間表示データ?保持するラッチ回路
と9表示画面を縦に走査する垂直走査回路、及びこれら
全コントロールするコントロール回路から構成されるド
ツトマトリクス型表示装置において、上記表示信号処理
回路よりシリアルVC転送される1行分の表示データを
ラッチするラッチ回路を複数個設け、ざらにそれぞれの
ラッチ回路上複数個に分割したことを特徴とするドツト
マトリクス型表示装置。(3) a display device configured by arranging all display elements in a dot matrix, a display processing circuit that processes all data displayed on the display device, and a driver circuit that drives the display device; The display data for one line that is serially transferred from the display signal processing circuit is converted into sound parallel, and the display data is displayed while the money is being displayed. In a dot matrix type display device consisting of a latch circuit for holding, a vertical scanning circuit for vertically scanning nine display screens, and a control circuit for controlling all of these, one line of data is serially transferred by VC from the display signal processing circuit. A dot matrix type display device, characterized in that a plurality of latch circuits for latching display data are provided, and each latch circuit is roughly divided into a plurality of pieces.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12087482A JPS5910993A (en) | 1982-07-12 | 1982-07-12 | Dot matrix type display |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12087482A JPS5910993A (en) | 1982-07-12 | 1982-07-12 | Dot matrix type display |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5910993A true JPS5910993A (en) | 1984-01-20 |
Family
ID=14797088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12087482A Pending JPS5910993A (en) | 1982-07-12 | 1982-07-12 | Dot matrix type display |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5910993A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57178291A (en) * | 1981-04-27 | 1982-11-02 | Sanyo Electric Co | Delay matrix display system |
-
1982
- 1982-07-12 JP JP12087482A patent/JPS5910993A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57178291A (en) * | 1981-04-27 | 1982-11-02 | Sanyo Electric Co | Delay matrix display system |
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