JPS59108120A - Power source monitor - Google Patents
Power source monitorInfo
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- JPS59108120A JPS59108120A JP58213414A JP21341483A JPS59108120A JP S59108120 A JPS59108120 A JP S59108120A JP 58213414 A JP58213414 A JP 58213414A JP 21341483 A JP21341483 A JP 21341483A JP S59108120 A JPS59108120 A JP S59108120A
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- monitor
- voltage
- test
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- G21—NUCLEAR PHYSICS; NUCLEAR ENGINEERING
- G21C—NUCLEAR REACTORS
- G21C17/00—Monitoring; Testing ; Maintaining
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B23/00—Testing or monitoring of control systems or parts thereof
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- G05B23/0205—Electric testing or monitoring by means of a monitoring system capable of detecting and responding to faults
- G05B23/0208—Electric testing or monitoring by means of a monitoring system capable of detecting and responding to faults characterized by the configuration of the monitoring system
- G05B23/0213—Modular or universal configuration of the monitoring system, e.g. monitoring system having modules that may be combined to build monitoring program; monitoring system that can be applied to legacy systems; adaptable monitoring system; using different communication protocols
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R11/00—Electromechanical arrangements for measuring time integral of electric power or current, e.g. of consumption
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B15/00—Systems controlled by a computer
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
発 明 の 分 野
本発明は分散形インテリジェンス電源モニターに関する
ものであり、特に連続的に監視を行なってポーリング用
に電源のステータスを記憶し、電源が故障したとぎはア
ラーム信号を送出する分散形インテリジェンス電源モニ
ターに閏Jるものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a distributed intelligence power supply monitor, and more particularly to a distributed intelligence power supply monitor that continuously monitors and stores the status of a power supply for polling and provides an alarm signal when a power supply fails. It is connected to a distributed intelligence power supply monitor that sends out .
従 来 技 術
現代の原子力発電所で使用している1皇子炉保護シスデ
ムには自己試験サブシステムと分散形構成カードが含ま
れCいるのが普通である。このようなサブシステムにつ
いてはたとえば係属中の1982年71−J 27 B
イNj G−J (7) 米国特YF出願第402 。Prior Art The reactor protection systems used in modern nuclear power plants typically include a self-test subsystem and a distributed configuration card. Regarding such subsystems, see, for example, the pending 1982 No. 71-J 27 B
I Nj G-J (7) U.S. Patent Application No. 402.
053号、[原子炉保護システムのための自己試験サブ
システム」に述べられCいるが、これはランダムに故障
した部分を早期に検出づることにより故障の持続時間?
lなゎち[時間窓4を小さくりることを目標としている
。多重冗長設計により故障時間窓が相りに一致Jる確率
は極めて小さくなる。故障が一致づ−ると、発電所の稼
動効率が低下し、稀(Jは緊魚停止(S CRA M
)または破滅的な故障に至ることもあり得る。電源を含
むバックアップ・システムは頻繁に試験しなければなら
ない。従来技術で電源の電圧を試験づるためには、自己
試験リゾシステムがカードを指定してその中に試験命令
を直列に装入することが必要であった。No. 053, ``Self-Test Subsystem for Nuclear Reactor Protection System'', this is a method that can detect randomly failed parts at an early stage to determine the duration of the failure.
lnawachi [The goal is to make time window 4 smaller. Due to the multiple redundancy design, the probability that the failure time windows will coincide is extremely small. If the failures coincide, the operating efficiency of the power plant will decrease, and in rare cases (J means emergency shutdown).
) or even catastrophic failure. Backup systems, including power supplies, must be tested frequently. In order to test the voltage of a power supply in the prior art, it was necessary for the self-testing system to specify a card and serially load test instructions into it.
カードは試験を実行して、その結果をステータス・レジ
スタの中に入れる。続い−で自己試験サブシステムはス
テータス・レジスタの中に入れられたこの結果を読んで
電源のステータスを知る。原子力発電所内の各電源の許
容度に違いがあると、試験の実施が史に勤しくなる。い
くつかの電源は極めて一定に雑持しなければならないの
に対しC1伯の電源にはある程度の変動が許心れる。The card performs the test and places the results in the status register. Subsequently, the self-test subsystem reads this result placed in the status register to learn the status of the power supply. Differences in the tolerances of each power source within a nuclear power plant make testing difficult. While some power supplies must be kept very constant, C1 power supplies can be allowed to fluctuate to some extent.
発 明 の 要 約
したがって本発明の1つの目的は、故障した電源の早期
検出と自己試験す1シス1ムへの通知のために連続的な
監視を行ない、かつ電源ステータス情報の予備処理と記
憶を行ない、自己試験サブシステムによるポーリングに
応じてその情報を送出づる分散形インテリジェンス・−
し−ター(JよっC電源の監視を行なうことである。SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide continuous monitoring for early detection and self-test notification of failed power supplies and to provide preliminary processing and storage of power supply status information. Distributed intelligence that performs the
It is to monitor the power supply.
本発明は原子炉の電源に苅り−るモニターである。The present invention is a monitor attached to the power supply of a nuclear reactor.
このモニターは、故障した電源についての情報が自己試
験リブシステムによりポーリングされでいる間以外は、
連続的に電源電圧を監視して、その愉を処理りる。電源
モニターの山では、マイクロT1ンビュータが2つの人
力マルチプレクリを制御り11する。1Gの人力のうち
1つの入力が第1のマルチプレクサによって選択される
。出力は対の構成になっ(a3す、第2のマルチプレク
サが出力対の内の1対を選択して、選択されていないマ
ルチプレクサ出力線からの電流漏れを最小にする。電流
の差が、共通モード除去調節i構をそなえた2つの演算
地幅器によっ℃比例した電圧表ボに変換される。続いC
、アナログ・ディジタル変換器が信号をディジタル化し
、ディジタル化された信号か110(人出力)バッファ
に格納される。メモリーの中に記憶されたアルゴリズム
をマイクロゾロセラ4ノが実行して信号の処理を行ない
、故障した電源の情報をI10バッフj・内のランタム
・アクセス・メモリー(RA M )に格納りる。ブl
」レツサは逐次、電源データを読み出して該データを更
新してΔC電圧の計算を行41い、DC線路の変動を監
視する。格納された値は周期的に調べられ(、電源の組
み合わせがHに対しC正しいff1LLrあるかの試験
に合格するか否かが判定される。明らかに故障した電源
tこ対しては、アラーム・レジスタが自己試験リブシス
テムに割り込む。続いて自己試験サブシステムは故障し
た電源を特定し、故障の種別を識別−りるために、モニ
ターのポーリングを行なう。This monitor is used only while the self-test rib system is polling for information about failed power supplies.
Continuously monitors the power supply voltage and processes its pleasure. At the power monitor mountain, a micro T1 monitor controls two manual multiplexers. One input of the 1G of human power is selected by the first multiplexer. The outputs are configured in pairs (a3), where the second multiplexer selects one of the output pairs to minimize current leakage from the unselected multiplexer output line. It is converted into a voltage scale proportional to °C by two calculation scalers equipped with a mode removal adjustment mechanism.Continued with C
, an analog-to-digital converter digitizes the signal, and the digitized signal is stored in a buffer 110 (human output). The MicroZorocera 4 executes the algorithm stored in the memory to process the signal, and stores information about the failed power supply in the random access memory (RAM) in the I10 buffer. Blue
The controller sequentially reads the power supply data, updates the data, calculates the ΔC voltage (41), and monitors fluctuations in the DC line. The stored value is periodically examined (to determine if the power supply combination passes the test that the correct ff1LLr is present for H). The register interrupts the self-test subsystem.The self-test subsystem then polls the monitor to identify the failed power supply and identify the type of failure.
本発明の他の目的、特徴、ならびに利点は以下の説明と
図面により明らかになろう。Other objects, features, and advantages of the invention will become apparent from the following description and drawings.
実施例の詳細な説明
第1図は本発明による電源モニターのブロツクノ、を示
し、その中の破線で仕切った各部分を第2図乃至第b)
図にそれぞれ詳しく示しCいる。Detailed Description of the Embodiments FIG. 1 shows a block diagram of a power supply monitor according to the present invention, and the parts separated by broken lines are shown in FIGS.
Each is shown in detail in the figure.
電源モニター99は電源のステータスについての予備処
理された情報を自己試験サブシステムに供給する分散イ
ンテリジェンス手段である。自己試験サブシス7ムは原
子炉制御システムの他の試験機能を行なうのに対して、
モニター99はその人力50に接続された電源のステー
タスを独立に試験し、試験結果を110バツフア23に
格納する。この装置により監視される電源はACとDC
の両方があって±50ボルトの範囲内にあり、その特性
が変化づるものである。AC電源は周波数ドリフ1〜が
監視され、実効(rms)電IFレベルが計算される。Power supply monitor 99 is a distributed intelligence means that provides preprocessed information about the status of the power supply to the self-test subsystem. The self-test subsystem performs other testing functions of the reactor control system, while
The monitor 99 independently tests the status of the power source connected to the power source 50 and stores the test results in the 110 buffer 23. The power sources monitored by this device are AC and DC.
Both are within a range of ±50 volts, and their characteristics vary. The AC power source is monitored for frequency drift 1~ and the effective (rms) power IF level is calculated.
いくつかのDC電源は一時的な変動をかなりハ1容し、
いくつかの電源は規定されたレベルからの平均変動の許
容値がイ…の電源に比べ−C大きく、またいくつかの電
源は相Hに規定された比にJ5さまっ−Cいなければな
らない。Some DC power supplies are highly susceptible to temporary fluctuations,
Some power supplies have a tolerance for average variation from a specified level of -C greater than that of a power supply, and some power supplies require a specified ratio of J5 to -C on phase H. .
電源モニター99は1枚のカード上にあり、モニターづ
べき電源にス・1する16対の入力端子、第1段の16
対から8対へのマルチプレクサ18、第2段の8対から
1対へのマルチプレクサ19、電IJ差回路網60、ア
フログ・ティジタル変換器25.1/○バツフア23、
マルチプレクサa5よひ1.10バツフアを制御りるン
イク1」」ンビl−タ22、アドレス・ラッチ30、コ
ンピュータ22に対してアルゴリズムをhえるメモリ3
1、外部の自己試験ザブシステム・コンピュータからの
カード選択人カフ0、ならびに外部コンビコータに対す
る電源スデータス出力135および136をそなえCい
る。各人力対を個別または組み合わせて試験覆るための
アルゴリズムはメモリー31に記憶されている。このメ
モリー31は標準の産業用部品NMC27G16等のE
p )< OMである。The power supply monitor 99 is on one card, and has 16 pairs of input terminals connected to the power supply to be monitored.
Pair-to-8-pair multiplexer 18, second stage 8-pair to 1-pair multiplexer 19, electrical IJ difference network 60, Aflog digital converter 25.1/○ buffer 23,
Multiplexer A5, which controls the 1.10 buffer buffer 1', the memory 3 which controls the algorithm for the converter 22, the address latch 30, and the computer 22.
1. Provides card selector cuff 0 from an external self-test subsystem computer, and power status outputs 135 and 136 for an external combicoater. Algorithms for passing each test pair individually or in combination are stored in memory 31. This memory 31 is a standard industrial component such as NMC27G16.
p ) < OM.
こ)で用いる品名は米国ニューシャーシ州、パイン・プ
ルツクのディー・ニー・ティー・1−・インコーボレテ
ッド(D、△、]−1△、Inc、)社が発行した書物
[ディー・ニー・ティー・1−」に示されCいる。アル
ゴリズムはマイクロコンピユータ22くたとえば品名N
S C800−rあるのが好ましい)によって実行さ
れる。コンピュータ22はε3ピツ]〜のCMOSプロ
レッリであり、5メガヘルツの91〕ツク59によって
クロック作動されたときはサイクル速度が2.5メガヘ
ルツになる。監視ルーチンは初期設定ぐ開始され、初期
設定により]ンビュータ22はスタート・アドレスを1
6ヒツトの母線100に送出づる。コンピュータ22は
線145を高レベルにセットすることにより母線100
の上半分にアドレスがあることを表わす。ラッチ30.
(たとえば品名54C373であるのが好ましい)は
母線100上のアドレスの上半分をメモリー31に対し
てラッチづる。The product names used in this article are based on the book [D.N.T. It is shown in "T.1-". The algorithm is executed by the microcomputer 22, for example, product name N.
(preferably an SC800-r). Computer 22 is a CMOS processor with an .epsilon.3 pixel and has a cycle rate of 2.5 MHz when clocked by a 5 MHz clock 59. The monitoring routine starts immediately, and by default the monitor 22 sets the start address to 1.
It is sent to the bus 100 of 6 people. Computer 22 sets bus bar 100 by setting line 145 to a high level.
This indicates that the address is in the upper half of the . Latch 30.
(preferably product name 54C373, for example) latches the upper half of the address on bus 100 to memory 31.
]ンビュータ22は線145を低レベルにセットするこ
とによりラッチ30を不作動にし、アドレスの下半分が
メモリー31に与えられる。メモリー31は8ピッ1−
のデータ・バイトを母線100に送出し、これをコンピ
ュータ22が読み取つC実行する。コンピュータ22は
このサイクルを及復することにより、メモリー31の中
に記憶されている試験アルゴリズムを実行づる。対50
の中の新しい人力を選択するために、−1ンピコータ2
2はアドレスを母線100に送出し、また線145を高
レベルにすることにより母線の上半分にアドレスがある
ということをI10バッファ23(たとえば品名N5C
810であるのがarましい)に知らせる。コンビコー
タ22は書込み線146を低レベルにレッl−Jること
により、]ンビュータ22がI10バッファ23に書き
込みを行なっているということをI10バッファ23に
知らせる。また]ンビュータ22はデータ/アドレス線
145を低レベルにす“ることによりデータが母線の下
半分にあることを表示する。コンピュータ22は4ビッ
ト幅の[10バツフア出力母線52のアドレスに対して
データを書き込む。l、10バツフア23からの5ボル
トとアースの間の出力である4ピツ1〜の出力により、
16灼の人力の内の1対が指定される。信号と周囲背景
雑音との比を改善づるため(こ、5ボルトの信号はレベ
ル・シフター21 (/ことえば品名541− S 0
3て構成づるのが好ましい)により母IgA53では1
2ポル]〜に高められる。デコーダ20(たとえば品名
MCI4514ひ構成りるのが好ましい)は4ピツ1へ
を復号して母線54に16の出力101乃至116を送
出りる。デコーダ20の出力のうち1つ以外はづべて選
択されていない信号たとえば低電圧である。試験すべき
人力対からの線、たとえば49h(高電圧によって選択
される。各電源入力対に対して、マルチプレクサ18は
双極双投電流切替スイッチ(たとえば品名AD7512
で構成する)を有する。マルチブレフナ18中の選択さ
れたスイ・ツチに到来する高レベル信号パルスの立上り
で該スイッチが投入される。入力対50から見るとモニ
ター99ば常に見かけ上アースであるように見える。選
択されなかったスイッチは接地され、選択されたスイッ
チは仙の1つのスイッチと共有している、マルチプレク
サ19に向う線に非常に僅かな電流を流す。スイッチン
グによって入力端子には実際上電圧変化が生じ/よいの
で、容量性負荷によるスイッチング涯れが避(プられる
。マルチプレクサ1つは母線53からの最上位3ピツ1
への線125を使って1対をjバ択乃る。] button 22 disables latch 30 by setting line 145 low and the lower half of the address is provided to memory 31. Memory 31 is 8 pins 1-
data bytes are sent to bus 100, which computer 22 reads and executes. Computer 22 repeats this cycle to execute the test algorithm stored in memory 31. vs. 50
In order to select a new manpower in -1 amp coater 2
2 sends the address to the bus 100, and by making the line 145 high, it indicates that there is an address in the upper half of the bus.
810 (preferably). Combi coater 22 signals I10 buffer 23 that converter 22 is writing to I10 buffer 23 by pulling write line 146 low. The computer 22 also indicates that data is in the lower half of the bus by pulling the data/address line 145 low. Write the data.l, 10 By the output of 4 pins 1~, which is the output between 5 volts from buffer 23 and ground,
One pair of the 16 manpower will be designated. In order to improve the ratio between the signal and the ambient background noise, the 5 volt signal is transferred to a level shifter 21 (for example, product name 541-S0).
(preferably composed of 3), the mother IgA53 has 1
2pol] is raised to ~. A decoder 20 (preferably comprising, for example, MCI4514) decodes the 4 bits 1 and sends 16 outputs 101 to 116 to the bus 54. All but one of the outputs of decoder 20 are unselected signals, such as low voltages. The line from the human power pair to be tested, e.g. 49h (high voltage selected
). The rising edge of a high level signal pulse arriving at a selected switch in the multi-reflector 18 closes the switch. When viewed from the input pair 50, the monitor 99 always appears to be grounded. The unselected switches are grounded, and the selected switches carry very little current in the line to multiplexer 19, which is shared with the other switch. Since switching causes a practical voltage change at the input terminals, switching failures due to capacitive loads are avoided.
Use the line 125 to select one pair.
マルチプレクサ19からの電流は線109と110に出
力され、これは電圧差回路網60に入力される。線11
0の僅かな電流は変換されて演算増幅器2の出力ピンに
逆方向の電圧が現われる。The current from multiplexer 19 is output on lines 109 and 110, which is input to voltage difference network 60. line 11
The zero small current is converted and a voltage of the opposite direction appears at the output pin of the operational amplifier 2.
調節可能な共通モード除去抵抗38a3よび抵抗39の
両端間の電圧により、線110の電流どは逆の電流が生
ずる。線110の電流は演算増幅器1の負入力において
線109の電流に加算される。The voltage across adjustable common mode rejection resistor 38a3 and resistor 39 causes a current that is opposite to that of line 110. The current in line 110 is added to the current in line 109 at the negative input of operational amplifier 1.
演算増幅器1は2つの電源入力線490間の電圧からた
とえば1/1”Nこ縮小された電圧をその出力56に発
生する。The operational amplifier 1 produces at its output 56 a voltage that is reduced by, for example, 1/1''N from the voltage between the two power supply input lines 490.
電圧差回路網60の出力56のアナログ電圧はバイポー
ラ入力アナログ・ディジタル変換器25(たとえば標準
的な品名AD571で構成リ−るのが好ましい)によっ
て10ビツトのディジタル値に変換される。このディジ
タル値は母線58(こよりI10バッフ?23に送られ
る。The analog voltage at the output 56 of the voltage difference network 60 is converted to a 10-bit digital value by a bipolar input analog-to-digital converter 25 (eg, preferably constructed from the standard designation AD571). This digital value is sent from the bus 58 to the I10 buffer ?23.
コンピュータ22は線145を高レベルにレツ1へする
ことによりI10バッファ23にアドレスを通報してか
ら、母線100に母線58のI10人カア1〜レスをよ
き込む。コンピュータ22は読出し線147を低レベル
にレツ1〜し、I10バッファ23は母線58からのデ
ータを、読み出しのために母線]00に与える。コンピ
ュータ22はこのデータを読み取り、メモリー31から
のアルゴリズムを実行し、上)ボの方法−にのデータと
やはりメモリー31から得られた基準値との比較を行な
う。A/D変換器は瞬時電圧の変換しかできないので、
AC電圧の計算はメモリー31からのルーチンによって
行なわれる。このルーチンはゼロ電圧交差の位置をつき
とめ、1つのAC1111間の間に多くの等間隔のサン
プルをとる。各サンプルおよびそれらの合泪はメモリー
31の中に記憶されている個々の範囲限界および合計の
範囲限界と比較される。3サンプルよりも多いリーンプ
ルかそれらの範囲を超えた場合には、その電源は「許容
外」であると宜吉され、アラーム信号がI10線125
に送出される。Computer 22 reports the address to I10 buffer 23 by driving line 145 high, and then reads the I10 address of bus 58 onto bus 100. Computer 22 forces read line 147 low and I10 buffer 23 provides data from bus 58 to bus 00 for reading. The computer 22 reads this data, executes the algorithm from the memory 31, and compares the data from method (a) above with reference values also obtained from the memory 31. Since the A/D converter can only convert instantaneous voltage,
AC voltage calculations are performed by routines from memory 31. This routine locates zero voltage crossings and takes many equally spaced samples during one AC1111 interval. Each sample and its combination is compared to the individual and total range limits stored in memory 31. If the lean pull is more than 3 samples or beyond those ranges, the power supply is declared "out of tolerance" and an alarm signal is sent to I10 line 125.
will be sent to.
」ンビュー922は各人力対の電圧が良好か台か判定し
、良好でない場合は診断メツセージをI10バッファ2
3に格納4る。I10バツフン723には[ウォッチド
ッグ・タイマー」か含まれでおり、これはバッファが選
択されたミリ秒以内に診断メツセージを受信しない場合
に線14Bを介しCコンビコータ22に対しC打切り・
再初明設定信号を送出する。バッファ23の出力線12
5の「アラ−1\」ビットずなわちフラグが初期設定サ
イクルによってリヒットされていた場合−には、第1の
障害診断メツレージにより該フラグをレットする。診断
の詳細事項には良好でない電圧の時間、持続時間ならび
に大きさを含めることができ、これらはI10バッファ
23内の他のアドレスに格納されて後で線126に直列
出力される。自己試験ザブシステムに対する出力線12
5 &)よび126は同じ型のレベル・シフター24に
より前述のようにレベル・シフトされる。線125はシ
フトされて線135となり、アンド・ゲート29の1つ
の人力となる。ゲート2つのもう1つの人力は自己試験
サブシステムからの線41の作動用高レベル信号である
。線135の高レベル信号によりグー1〜29の出力で
あるアラーム線47か高レベルの信号となり、これによ
り好ましくは自己試験4ノブシステム内でハードウェア
割込みを行う。The monitor 922 determines whether the voltage of each power pair is good or not, and if it is not good, sends a diagnostic message to the I10 buffer 2.
3. Stored in 4. The I10 buffer 723 includes a watchdog timer that sends an abort signal to the C Combi coater 22 via line 14B if the buffer does not receive a diagnostic message within a selected millisecond.
Sends a restart setting signal. Output line 12 of buffer 23
If the "Alarm 1\" bit of 5, ie, the flag, has been rehit by the initialization cycle, the flag is let by the first fault diagnosis message. Diagnostic details may include the time, duration and magnitude of the bad voltage, which are stored at other addresses in the I10 buffer 23 and later serially output on line 126. Output line 12 to self-test subsystem
5 &) and 126 are level shifted as described above by a level shifter 24 of the same type. Line 125 is shifted to become line 135, which becomes one input of AND gate 29. Another source of power for the two gates is the activating high level signal on line 41 from the self-test subsystem. A high level signal on line 135 causes the outputs of groups 1-29, alarm line 47, to go high, which preferably causes a hardware interrupt within the self-test 4-knob system.
続いて自己試験)ナシシステムは110バツフア23内
に格納された明白な故障の予備処理された訂細事項を求
めてモニターをポーリングする。The system then polls the monitor for pre-processed details of the apparent failure stored in the 110 buffer 23.
自己試験サブシステムのモニター99に対するポーリン
グは、通常は2.3分毎に行われ、またアラームか生じ
た場合にはコンピュータ22の割込み人力に線70を介
して高レベルのカード選択信号を送出することにより直
ちに行われる。二1ンピコータ22がメモリー31の中
に記憶されている別のアルゴリズムを実行1−ることに
より、■10バッファば線126に診断事項を直列に書
き出す。これはレベル・シフトされて直列試験f′−タ
出力線67を介して自己試験サブシステムに送られる。The self-test subsystem polls the monitor 99, typically every 2.3 minutes, and sends a high level card selection signal over line 70 to the interrupt input of the computer 22 in the event of an alarm. This will be done immediately. By executing another algorithm stored in the memory 31, the 21-impicoter 22 writes diagnostic items in series on the 10-buffer line 126. This is level shifted and sent to the self-test subsystem via serial test f' output line 67.
続いて自己試験サブシステムは更にデータの解析を行な
うルーチンを実行する。典型的には1つの電源の故障に
より、電源が許容外であることを知らせるメツレージが
原子炉操作部に送出0される。The self-test subsystem then executes routines that further analyze the data. Typically, a failure of one power supply will cause a message to be sent to the reactor operations indicating that the power supply is out of tolerance.
以上、本発明を実施例により説明しCきICが、本発明
の趣旨と範囲内で当業者はこれに変更や変形を加えるこ
とがでさよう。本発明の範囲は請求こ・で参考例として
本発明の実施例で用いられた部品の諸元を下表に示1゜The present invention has been described above with reference to embodiments of the C IC, but those skilled in the art will be able to make changes and modifications thereto within the spirit and scope of the present invention. The scope of the present invention is defined in the claims, and the specifications of parts used in the embodiments of the present invention are shown in the table below as a reference example.
第1図は多重電源からの入力を受tノで予備処理したデ
ータを自己試験サブシスデムに送出づる本発明の電源モ
ニターの概略ブ[lツク図である。第2図は電源モニタ
ー用リード線を選択する第1段階のマルチプレクサを承
り回路図である。第3図は第2段階のマルチプレクサ、
電圧差回路網、アナログ・ディジタル変換器、ならびに
入力/出力バッフ1への人力を小1回路図である。第4
図はマイクロコンピュータ、試験アルゴリズムと電圧標
準値を記憶しているメモリー、ならびに1.10バツフ
アを示す配線図である。第5図は自己試験サブシステム
からのカード選択線ならびに自己試験ザブシスデムへの
アラーム線と直列データ線を示す回路図である。
(符号の説明)
1.2・・・演瞬増幅器;
18.19・・・マルチプレクサ;
22・・・マイク【」]ンビュータ;
23・・・I10バッファ;
24・・・レベル・シフター;
25・・・アナログ・ディジタル変換器;31・・・メ
モリー;
50・・・人力対;
70・・・カード選択人力;
99・・・電源−しニター;
135.136・・・電源ステータス出力。
特許出願人
ゼネラル・エレクトリック・カンパニイ代理人 (76
30) 生 沼 徳 二ス
アメリカ合衆国ロード・アイラ
ンド州ジョンストン・プレイン
フィールド・ストリート1146番
○発明者 ウィリアム・アンソニー・マーキャンティ
・ジュニア
アメリカ合衆国カリフォルニア
州キャンプベル・エイピーティ
6サウス・バスコム・アベニュ
ー3517番FIG. 1 is a schematic block diagram of a power supply monitor of the present invention which receives input from multiple power supplies and sends preprocessed data to a self-test subsystem. FIG. 2 is a circuit diagram of a first stage multiplexer for selecting power supply monitor leads. Figure 3 shows the second stage multiplexer,
1 is a small circuit diagram of the voltage difference network, analog-to-digital converter, and input/output buffer 1; Fourth
The figure is a wiring diagram showing a microcomputer, a memory storing test algorithms and voltage standard values, and a 1.10 buffer. FIG. 5 is a circuit diagram showing the card select lines from the self-test subsystem as well as the alarm and serial data lines to the self-test subsystem. (Explanation of symbols) 1.2... Performance amplifier; 18.19... Multiplexer; 22... Microphone [''] button; 23... I10 buffer; 24... Level shifter; 25. ...Analog-digital converter; 31...Memory; 50...Manual power; 70...Card selection manual; 99...Power supply monitor; 135.136...Power status output. Attorney for patent applicant General Electric Company (76
30) Toku Numa 1146 Plainfield Street, Johnston, Rhode Island, United States of America ○Inventor William Anthony Mercanti Jr. 3517 South Bascom Avenue, 6 Campbell AP, California, United States of America
Claims (1)
って周期的にポーリングされ、独立した複数の電源から
のモニタ一点入力をそなえ、故障した電源の表示を上記
自己試験サブシステムに送出する電源モニターに於い−
C1複数の雷諒モニタ一点入力端子、上記モニタ一点か
らの電流を多重処理して出力J−るマルチプレクサ手段
、上記マルチプレクサ手段からの電流を上記モニタ一点
相Hの間の電圧に比例した電圧に変換りる手段、上記比
例電圧をディジタル化づるアナログ・ディジタル変換器
手段、記憶された電圧基準と試験アルゴリズムを与える
メモリ一手段、上記テイジタル化された電圧の上記基準
に対する試験を行ない、受信したカー1ル選択信号に応
答して故障した電源の表示ど試験結果の出力を制御りる
制御手段、上記制御手段に応答して上記ディジタル化さ
れ1=電圧、故障した電源の表示、および試験結果を記
憶する1、10手段、ならびにモニター出力手段の組み
合わせを含むことを特徴とする電源モニター。 (2、特許請求の範囲第く1)項記載の電源モニターに
於て、上記制御手段は上記マルチプレクサ手段を介しU
ij、l別の電源点を選択し、かつ上記ディジタル化
された電圧を上記記憶された基準と比較するように動作
接続されたマイクロコンビ」−タであり、そして上記出
力手段が電源の故障に対づ゛るアラームを表示づるため
の第1の端子と電源の故障の詳細を直列に表示するだめ
の第2の端子とを含んでいる、電源モニター。(1) Reactor Protection System Self-Test A power supply monitor that is periodically polled by the reactor protection system, has a single monitor input from multiple independent power supplies, and sends an indication of a failed power supply to the self-test subsystem. At-
C1 A single point input terminal for a plurality of lightning monitors, a multiplexer means for multiplexing and outputting the current from one point of the monitor, converting the current from the multiplexer means into a voltage proportional to the voltage between the phase H of one point of the monitor. analog-to-digital converter means for digitizing said proportional voltage; memory means for providing a stored voltage reference and a test algorithm; control means for controlling the output of test results such as an indication of a failed power supply in response to a power selection signal; 1. A power supply monitor comprising a combination of means 1 and 10 for outputting a monitor, and a monitor output means. (2) In the power supply monitor according to claim 1, the control means controls the power supply through the multiplexer means.
a microcomputer operatively connected to select another power supply point and to compare said digitized voltage with said stored reference; and said output means in the event of a power failure. A power supply monitor including a first terminal for displaying associated alarms and a second terminal for serially displaying details of a power supply failure.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US44172982A | 1982-11-15 | 1982-11-15 | |
US441729 | 1982-11-15 |
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---|---|
JPS59108120A true JPS59108120A (en) | 1984-06-22 |
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---|---|---|---|
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-
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- 1983-11-11 DE DE19833340804 patent/DE3340804A1/en not_active Withdrawn
- 1983-11-14 ES ES527251A patent/ES8606722A1/en not_active Expired
- 1983-11-15 IT IT23708/83A patent/IT1167583B/en active
- 1983-11-15 JP JP58213414A patent/JPS59108120A/en active Pending
- 1983-11-15 KR KR1019830005418A patent/KR840006700A/en not_active Application Discontinuation
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Publication number | Publication date |
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DE3340804A1 (en) | 1984-05-17 |
SE8305383L (en) | 1984-05-16 |
ES8606722A1 (en) | 1986-04-16 |
ES527251A0 (en) | 1986-04-16 |
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IT1167583B (en) | 1987-05-13 |
KR840006700A (en) | 1984-12-01 |
IT8323708A0 (en) | 1983-11-15 |
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