JPS59107497A - 冗長回路を備えた半導体記憶装置 - Google Patents
冗長回路を備えた半導体記憶装置Info
- Publication number
- JPS59107497A JPS59107497A JP57216841A JP21684182A JPS59107497A JP S59107497 A JPS59107497 A JP S59107497A JP 57216841 A JP57216841 A JP 57216841A JP 21684182 A JP21684182 A JP 21684182A JP S59107497 A JPS59107497 A JP S59107497A
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- Japan
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- redundant circuit
- address
- spare memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、冗長回路動作えた半導体記憶装置に関する
。
。
従来、ＭＯ日ダイナミックＲＡＭのような半導体配憶装
置においては、回路の集積度が高くなるに従って不良ビ
ットによる歩留まりの低下が問題になっている。
置においては、回路の集積度が高くなるに従って不良ビ
ットによる歩留まりの低下が問題になっている。
そこで、メモリセルアレイ内の不良ピッ）ｋ含む列（ま
たは行）金、別個に形成きれた予備のメモリ列（または
行）と切り換えて不良ビットを救済する冗長回路を設け
、歩留まりの向上を図るようにしたものがある。
たは行）金、別個に形成きれた予備のメモリ列（または
行）と切り換えて不良ビットを救済する冗長回路を設け
、歩留まりの向上を図るようにしたものがある。
従来、このような冗長回路が設けられｆｃＲＡ Ｍは、
冗長回路によシ救済されている製品か、完全良品である
のか、外部から簡単に見分けることができなかった。し
かしながらユーザの立場からすると、救済品であるのか
、完全良品であるのかを簡単に識別できることが望まれ
る。また、救済したアドレスを知ることは、メーカ、ユ
ーザー相方にそって救済品のラスティング評価、信頼度
を評価する上で有益である。
冗長回路によシ救済されている製品か、完全良品である
のか、外部から簡単に見分けることができなかった。し
かしながらユーザの立場からすると、救済品であるのか
、完全良品であるのかを簡単に識別できることが望まれ
る。また、救済したアドレスを知ることは、メーカ、ユ
ーザー相方にそって救済品のラスティング評価、信頼度
を評価する上で有益である。
ところが、不良ビットを含むメモリの救済処理はウェー
ハの段階で行なうのが普通であるため、ウェーハからメ
モリチップを切シ出す段階で良品と救済品を区別して別
々にパッケージに組み込む必要がある。そのためパッケ
ージ化された後では、良品と救済品との識別が行なえな
いという不都合があった。
ハの段階で行なうのが普通であるため、ウェーハからメ
モリチップを切シ出す段階で良品と救済品を区別して別
々にパッケージに組み込む必要がある。そのためパッケ
ージ化された後では、良品と救済品との識別が行なえな
いという不都合があった。
そこでこの発明は、筒部な回路を付加してやるだけで外
部のビンを用いて容易に完、全良品であるのか、救済品
であるのか電気的に識別し、かつ救済アドレスの識別で
きるようにすることを目的とする。
部のビンを用いて容易に完、全良品であるのか、救済品
であるのか電気的に識別し、かつ救済アドレスの識別で
きるようにすることを目的とする。
以下図面を用いてこの発明を説明する。
第１図は本発明に係る冗長回路を備えた半導体記憶製雪
の一実施例を示すものである。
の一実施例を示すものである。
図において、１はＹデコーダ回路で、このＹデコーダ回
路１には図示しないアドレスバッファ回路からアドレス
信号ａｙ１．ａｙ（が供給はれる。
路１には図示しないアドレスバッファ回路からアドレス
信号ａｙ１．ａｙ（が供給はれる。
２はデータ線駆動用のゲート回路で、この駆動用ゲート
回路２は、図示しないメモリセルアレイ内の各データ線
に苅応した数だけ設けられている。
回路２は、図示しないメモリセルアレイ内の各データ線
に苅応した数だけ設けられている。
アドレスバッファ回路から上記Ｙデコーダ回路１にアド
レス信号ａｙｌ 、ａｙｌが入力されると、Ｙデコーダ
回路ｌから複数の駆動用ゲート回路２．ρうち一つに対
して、ハイレベルのデ−タ線駆動信号φ８が供給される
。
レス信号ａｙｌ 、ａｙｌが入力されると、Ｙデコーダ
回路ｌから複数の駆動用ゲート回路２．ρうち一つに対
して、ハイレベルのデ−タ線駆動信号φ８が供給される
。
３は信号発生回路で、この信号発生回路３は例えば外部
から供給される列アドレスストローブ信号０ＡＳＫ基づ
いて、データ線を駆動させるための制御信号φｒＱ７を
発生する。この制御信号φｒＱ７は適当な遅延をかける
遅延回路４に供給され、遅延信号φθｙが発生される。
から供給される列アドレスストローブ信号０ＡＳＫ基づ
いて、データ線を駆動させるための制御信号φｒＱ７を
発生する。この制御信号φｒＱ７は適当な遅延をかける
遅延回路４に供給され、遅延信号φθｙが発生される。
発生芒れた遅延信号φθｙは、駆動信号発生回路５に供
給きれ、データ線駆動信号φｙが発生される。そして、
このデータ線駆動信号φｙが、上記駆動用ゲート回路２
と予備のメモリ列のデータ線ヲ躯動するためのゲート回
路６に供給されるようにされている。
給きれ、データ線駆動信号φｙが発生される。そして、
このデータ線駆動信号φｙが、上記駆動用ゲート回路２
と予備のメモリ列のデータ線ヲ躯動するためのゲート回
路６に供給されるようにされている。
７はアドレス比較回路、８は不良ビン）ｋ含むメモリ列
のＹアドレスを記憶する不良アドレス記憶回路である。
のＹアドレスを記憶する不良アドレス記憶回路である。
上記アドレス比較ロー７には、アドレスバッファ回路か
ら前記Ｙデコーダ回路１に供給される信号と同一の信号
ａｙｉ （ａｙｉ ）と、上記不良アドレス記憶回路８
に記憶烙れたアドレスを示す信号ａｙｋが入力されてい
る。アドレス比較回路８は、入力された２組のアドレス
信号ａｙｌとａｙｌ（が完全に一致すると、所定のアド
レス信号を形成して出力する。このアドレス比較回路８
から出力されたアドレス信号は冗長デコーダ９に供給さ
れてデコードされ、ハイレベルの信号φｄが出力される
。つまり、不良ビットを含むメモリ列を選択させるよう
なアドレス信号が入力されると、冗長デコーダ９の出力
がハイレベルに変化されるようにされている。
ら前記Ｙデコーダ回路１に供給される信号と同一の信号
ａｙｉ （ａｙｉ ）と、上記不良アドレス記憶回路８
に記憶烙れたアドレスを示す信号ａｙｋが入力されてい
る。アドレス比較回路８は、入力された２組のアドレス
信号ａｙｌとａｙｌ（が完全に一致すると、所定のアド
レス信号を形成して出力する。このアドレス比較回路８
から出力されたアドレス信号は冗長デコーダ９に供給さ
れてデコードされ、ハイレベルの信号φｄが出力される
。つまり、不良ビットを含むメモリ列を選択させるよう
なアドレス信号が入力されると、冗長デコーダ９の出力
がハイレベルに変化されるようにされている。
そして、この冗長デコーダ９の出力信号φｄは、データ
線駆動信号φｙが出力の入力端子に供給されている上記
ゲート回路６の他方の入力端子に供給されている。ゲー
ト回路６の出力端子は予備のメモリ列のデータ線に接続
されているので、上記データ線駆動信号φｙと冗長デコ
ーダ９の出力信号φｄが共にハイレベルにされると、予
備のメモリ列のデータ線が駆動される。
線駆動信号φｙが出力の入力端子に供給されている上記
ゲート回路６の他方の入力端子に供給されている。ゲー
ト回路６の出力端子は予備のメモリ列のデータ線に接続
されているので、上記データ線駆動信号φｙと冗長デコ
ーダ９の出力信号φｄが共にハイレベルにされると、予
備のメモリ列のデータ線が駆動される。
また、上記冗長デコーダ９の出力信号φｄは、ＡＮＤ回
路１０の一方の入力端子にも供給されている。このＡＮ
Ｄ回路ＩＯの他方の入力端子には、前記信号発生回路３
から出力される制御信号φｒＱ７が入力されており、デ
ータ線駆動信号φｙが立ち上がる前に、制御信号φｒｏ
７とφｄが共にハイレベルに変化されると、ハイレベル
の禁止信号φｋが発生される。
路１０の一方の入力端子にも供給されている。このＡＮ
Ｄ回路ＩＯの他方の入力端子には、前記信号発生回路３
から出力される制御信号φｒＱ７が入力されており、デ
ータ線駆動信号φｙが立ち上がる前に、制御信号φｒｏ
７とφｄが共にハイレベルに変化されると、ハイレベル
の禁止信号φｋが発生される。
この禁止信号φには、前記駆動用ゲート回路２に供給さ
れるようにされており、禁止信号φｋがハイレベルにこ
れると、駆動用ゲート回路２の出力が禁止される。つま
り、入力アドレス信号（ａｙｌ）が不良アドレス記憶回
路８に記憶されているアドレス（５Ｌｙｋ）と一致する
と、冗長デコーダ９の出力信号φｄがハイレベルに変化
されて、この信号φｄの立上がりのタイミングですべて
の駆動用ゲート回路２の出力が禁止され、たとえその後
データ線駆動信号φｙがゲート回路２に入っテ来ても、
メモリセルアレイ内のデータ線が駆動されないようにな
っている。これによって、不良ピッ）ｋ含むメモリ列の
データ線が選択されないようになる。
れるようにされており、禁止信号φｋがハイレベルにこ
れると、駆動用ゲート回路２の出力が禁止される。つま
り、入力アドレス信号（ａｙｌ）が不良アドレス記憶回
路８に記憶されているアドレス（５Ｌｙｋ）と一致する
と、冗長デコーダ９の出力信号φｄがハイレベルに変化
されて、この信号φｄの立上がりのタイミングですべて
の駆動用ゲート回路２の出力が禁止され、たとえその後
データ線駆動信号φｙがゲート回路２に入っテ来ても、
メモリセルアレイ内のデータ線が駆動されないようにな
っている。これによって、不良ピッ）ｋ含むメモリ列の
データ線が選択されないようになる。
この際、前君己遅延回路４は、アドレス比較回路７にお
いてアドレスの一致、不一致が判別されて冗長デー−ダ
９の出力信号φｄによってＡＮＤ回路１０から禁止信号
φｋが発生されるまでの間、データ線駆動信号φｙの発
生を遅らせて、誤まって不良ビットヲ含むメモリ列のデ
ータ線が選択駆動されないようにしている。
いてアドレスの一致、不一致が判別されて冗長デー−ダ
９の出力信号φｄによってＡＮＤ回路１０から禁止信号
φｋが発生されるまでの間、データ線駆動信号φｙの発
生を遅らせて、誤まって不良ビットヲ含むメモリ列のデ
ータ線が選択駆動されないようにしている。
そして、この実施例では、上記ＡＮＤ回路１０から出力
される禁止信号φｋが、冗長回路動作検出回路１１．ｉ
横取するＭＱ８ＦＥＴＱｔのゲート端子に供給でれるよ
うにされている。この冗長回路動作検出回路１１は、ソ
ース端子がグランドに接続された上記ＭＯ８Ｆ’ＥＴＱ
、と、このＭ、０８Ｆ’ＢＴ Ｑｔ のドレイン端子と
電源電圧■。０との間に接続された抵抗Ｒ１とによって
横取これている。
される禁止信号φｋが、冗長回路動作検出回路１１．ｉ
横取するＭＱ８ＦＥＴＱｔのゲート端子に供給でれるよ
うにされている。この冗長回路動作検出回路１１は、ソ
ース端子がグランドに接続された上記ＭＯ８Ｆ’ＥＴＱ
、と、このＭ、０８Ｆ’ＢＴ Ｑｔ のドレイン端子と
電源電圧■。０との間に接続された抵抗Ｒ１とによって
横取これている。
また、上記ＭＯ日？ＦｉＴＱ＋ と抵抗Ｒ，との接続
ノードＮ１が串カパツド１２に接続されている。
ノードＮ１が串カパツド１２に接続されている。
上記冗長回路動作検出回路１１は、禁止信号φｋが・・
イレベルにされる冗長回路動作時に、ＭＯ８ＦＥＴＱ、
がオ／されてノードＮ１がロウレベル（グランドレベル
）にされる。一方、禁止信号φｋがロウレベルにされて
いる冗長回路非動作時には、ＭＯ日ＦＩＴＱｉかオフさ
れてノードｌＪ ｌ カハイレペル（ｖｏ。）にされる
。
イレベルにされる冗長回路動作時に、ＭＯ８ＦＥＴＱ、
がオ／されてノードＮ１がロウレベル（グランドレベル
）にされる。一方、禁止信号φｋがロウレベルにされて
いる冗長回路非動作時には、ＭＯ日ＦＩＴＱｉかオフさ
れてノードｌＪ ｌ カハイレペル（ｖｏ。）にされる
。
そして、このノードＮ、に接続された上記出力バッド１
２が、ワイヤボンディングによりノくツケージの専用の
外部ビンに接続されるようにされている。
２が、ワイヤボンディングによりノくツケージの専用の
外部ビンに接続されるようにされている。
そのため、アドレスを変化させながらメモ１ノの全ピッ
ｔｆ１ｍ次選択して行くと、不良ピッｉ含むメモリでは
、不良アドレス入力時に、出力ノードＮ１およびこれに
接続された外部ビンがロウレベルに変化される。そこで
、この外部ビンを外部から観察することにより、容易に
冗長回路を使用した救済品であるか、使用しない完全良
品であるか全識別することができる。しかも、このとき
、入力されたアドレスとの関係で上記外部ビンヲ観察す
ることにより、救済アドレスの位置も横通することがで
きる。なお、上記抵抗Ｒ，は外付けの抵抗で代用するこ
とができ、また、ＭＯＥＩＦＥＴを使１露抵抗であって
もよい。
ｔｆ１ｍ次選択して行くと、不良ピッｉ含むメモリでは
、不良アドレス入力時に、出力ノードＮ１およびこれに
接続された外部ビンがロウレベルに変化される。そこで
、この外部ビンを外部から観察することにより、容易に
冗長回路を使用した救済品であるか、使用しない完全良
品であるか全識別することができる。しかも、このとき
、入力されたアドレスとの関係で上記外部ビンヲ観察す
ることにより、救済アドレスの位置も横通することがで
きる。なお、上記抵抗Ｒ，は外付けの抵抗で代用するこ
とができ、また、ＭＯＥＩＦＥＴを使１露抵抗であって
もよい。
更に、−４Ｑとして１６ビンパツケージの６４キロダイ
ナミックＲＡＭでは、Ｉノフレッシュ回路を内蔵する場
合、１番ビンが空くことになるので、上記冗長回路動作
検出回路１１の出カバノド１２をこの空いた１番ビンに
接続してやれば、何ら算用の外部ビンを設けることなく
本発明を適用することができる。
ナミックＲＡＭでは、Ｉノフレッシュ回路を内蔵する場
合、１番ビンが空くことになるので、上記冗長回路動作
検出回路１１の出カバノド１２をこの空いた１番ビンに
接続してやれば、何ら算用の外部ビンを設けることなく
本発明を適用することができる。
この発明はダイナミックＲＡＭに限定されるも・のでは
なく、スタティックＲＡＭやＲＯ’、Ｍ等にも適用でき
るものである。
なく、スタティックＲＡＭやＲＯ’、Ｍ等にも適用でき
るものである。
また、この発明は、上記実施ρ０に限定されることなく
、例えば池の信号が入力又は出力されるビンに、上記冗
長回路動作検出回路の出力ノード全接続させ、上記冗長
回路動作検出回路を選択的に使うようにしてもよい。こ
のようにすることによりパンケージのビン数を減らすこ
とができ、製造コス）？低下させることができる。また
、予備のメモリは、行に設けてもよ（八し、行と列に設
けてもよい。
、例えば池の信号が入力又は出力されるビンに、上記冗
長回路動作検出回路の出力ノード全接続させ、上記冗長
回路動作検出回路を選択的に使うようにしてもよい。こ
のようにすることによりパンケージのビン数を減らすこ
とができ、製造コス）？低下させることができる。また
、予備のメモリは、行に設けてもよ（八し、行と列に設
けてもよい。
この発明は以上説明し７たように、不良アドレスアクセ
ス時に冗長回路内において変化きれる信号の供＃＠を受
けて出力がハイまたはロウにてれるよう忙された冗長回
路動作検出回路が設けられているので、パッケージ化さ
れた後でもその出力ノードが接続されている外部ビンを
用いて、容易に完全良品であるか救済品であるかを電気
的に識別かつ救済アドレス全識別することができるとい
う効果がある。
ス時に冗長回路内において変化きれる信号の供＃＠を受
けて出力がハイまたはロウにてれるよう忙された冗長回
路動作検出回路が設けられているので、パッケージ化さ
れた後でもその出力ノードが接続されている外部ビンを
用いて、容易に完全良品であるか救済品であるかを電気
的に識別かつ救済アドレス全識別することができるとい
う効果がある。
第１図は本発明に係る冗長回路を備えた半導体記憶装置
の一実施例（を示す回路構成図である。 ２・・−データ扮駆動用ゲート回路、６・・・予備メモ
リ列用データ細駆動ゲート回路、８・・・設定回路（不
良アドレス記憶回路）、１１・・・冗長回路動作検出回
路、１２・・・出力パッド、ａｙ ｉ ＋ ａｙ ’・
・アドレス信号、φ日・・・デーｌ線選択信号、φｋ・
・・データ線駆動信号、φｋ・・・禁止信号。
の一実施例（を示す回路構成図である。 ２・・−データ扮駆動用ゲート回路、６・・・予備メモ
リ列用データ細駆動ゲート回路、８・・・設定回路（不
良アドレス記憶回路）、１１・・・冗長回路動作検出回
路、１２・・・出力パッド、ａｙ ｉ ＋ ａｙ ’・
・アドレス信号、φ日・・・デーｌ線選択信号、φｋ・
・・データ線駆動信号、φｋ・・・禁止信号。
Claims (1)
- １、予備のメモリ列または予備のメモリ行、もし７〈は
予備のメモリ列と予備のメモリ行と、このメモリ列−！
たは予備のメモリ行、もしくは予備のメモリ列と予備の
メモリ行を選択するだめのデコーダと、不良ピッ）ｆ含
むメモリ列マタは予備のメモリ行、もしくは予備のメモ
リ列と予備のメモリ行のアドレスに対応して予め設定さ
れる設定回路とを有し、入力アドレスが不良アドレスに
一致した場合には、予備のメモリ列または予備のメモリ
行、もしくは予備のメモリ列と予備のメモリ行を選択駆
動するようにされた冗長回路を備えた半導体記憶装置に
おいて、第１の電位点と第２の電位点との間に接続され
、不良アドレスアクセス時に上記冗長回路内で変化され
る信号が供給されて出力がハイまたはロウに変化される
ようにされ、かつその出力ノードが外部ピンに接続され
た冗長回路動作及び救済アドレス検出回路が設けられて
なることを特徴とする冗長回路を備えた半導体記憶装置
−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216841A JPS59107497A (ja) | 1982-12-13 | 1982-12-13 | 冗長回路を備えた半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216841A JPS59107497A (ja) | 1982-12-13 | 1982-12-13 | 冗長回路を備えた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107497A true JPS59107497A (ja) | 1984-06-21 |
Family
ID=16694735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216841A Pending JPS59107497A (ja) | 1982-12-13 | 1982-12-13 | 冗長回路を備えた半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107497A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254499A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
| JPS6222300A (ja) * | 1985-07-22 | 1987-01-30 | Sony Corp | 冗長メモリ使用検出回路 |
| JPS63148499A (ja) * | 1986-12-11 | 1988-06-21 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104795A (ja) * | 1982-12-06 | 1984-06-16 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1982
- 1982-12-13 JP JP57216841A patent/JPS59107497A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104795A (ja) * | 1982-12-06 | 1984-06-16 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254499A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
| JPH0349160B2 (ja) * | 1984-05-31 | 1991-07-26 | Fujitsu Ltd | |
| JPS6222300A (ja) * | 1985-07-22 | 1987-01-30 | Sony Corp | 冗長メモリ使用検出回路 |
| JPS63148499A (ja) * | 1986-12-11 | 1988-06-21 | Mitsubishi Electric Corp | 半導体装置 |
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