JPS59107497A - 冗長回路を備えた半導体記憶装置 - Google Patents
冗長回路を備えた半導体記憶装置Info
- Publication number
- JPS59107497A JPS59107497A JP57216841A JP21684182A JPS59107497A JP S59107497 A JPS59107497 A JP S59107497A JP 57216841 A JP57216841 A JP 57216841A JP 21684182 A JP21684182 A JP 21684182A JP S59107497 A JPS59107497 A JP S59107497A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- redundant circuit
- address
- spare memory
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、冗長回路動作えた半導体記憶装置に関する
。
。
従来、MO日ダイナミックRAMのような半導体配憶装
置においては、回路の集積度が高くなるに従って不良ビ
ットによる歩留まりの低下が問題になっている。
置においては、回路の集積度が高くなるに従って不良ビ
ットによる歩留まりの低下が問題になっている。
そこで、メモリセルアレイ内の不良ピッ)k含む列(ま
たは行)金、別個に形成きれた予備のメモリ列(または
行)と切り換えて不良ビットを救済する冗長回路を設け
、歩留まりの向上を図るようにしたものがある。
たは行)金、別個に形成きれた予備のメモリ列(または
行)と切り換えて不良ビットを救済する冗長回路を設け
、歩留まりの向上を図るようにしたものがある。
従来、このような冗長回路が設けられfcRA Mは、
冗長回路によシ救済されている製品か、完全良品である
のか、外部から簡単に見分けることができなかった。し
かしながらユーザの立場からすると、救済品であるのか
、完全良品であるのかを簡単に識別できることが望まれ
る。また、救済したアドレスを知ることは、メーカ、ユ
ーザー相方にそって救済品のラスティング評価、信頼度
を評価する上で有益である。
冗長回路によシ救済されている製品か、完全良品である
のか、外部から簡単に見分けることができなかった。し
かしながらユーザの立場からすると、救済品であるのか
、完全良品であるのかを簡単に識別できることが望まれ
る。また、救済したアドレスを知ることは、メーカ、ユ
ーザー相方にそって救済品のラスティング評価、信頼度
を評価する上で有益である。
ところが、不良ビットを含むメモリの救済処理はウェー
ハの段階で行なうのが普通であるため、ウェーハからメ
モリチップを切シ出す段階で良品と救済品を区別して別
々にパッケージに組み込む必要がある。そのためパッケ
ージ化された後では、良品と救済品との識別が行なえな
いという不都合があった。
ハの段階で行なうのが普通であるため、ウェーハからメ
モリチップを切シ出す段階で良品と救済品を区別して別
々にパッケージに組み込む必要がある。そのためパッケ
ージ化された後では、良品と救済品との識別が行なえな
いという不都合があった。
そこでこの発明は、筒部な回路を付加してやるだけで外
部のビンを用いて容易に完、全良品であるのか、救済品
であるのか電気的に識別し、かつ救済アドレスの識別で
きるようにすることを目的とする。
部のビンを用いて容易に完、全良品であるのか、救済品
であるのか電気的に識別し、かつ救済アドレスの識別で
きるようにすることを目的とする。
以下図面を用いてこの発明を説明する。
第1図は本発明に係る冗長回路を備えた半導体記憶製雪
の一実施例を示すものである。
の一実施例を示すものである。
図において、1はYデコーダ回路で、このYデコーダ回
路1には図示しないアドレスバッファ回路からアドレス
信号ay1.ay(が供給はれる。
路1には図示しないアドレスバッファ回路からアドレス
信号ay1.ay(が供給はれる。
2はデータ線駆動用のゲート回路で、この駆動用ゲート
回路2は、図示しないメモリセルアレイ内の各データ線
に苅応した数だけ設けられている。
回路2は、図示しないメモリセルアレイ内の各データ線
に苅応した数だけ設けられている。
アドレスバッファ回路から上記Yデコーダ回路1にアド
レス信号ayl 、aylが入力されると、Yデコーダ
回路lから複数の駆動用ゲート回路2.ρうち一つに対
して、ハイレベルのデ−タ線駆動信号φ8が供給される
。
レス信号ayl 、aylが入力されると、Yデコーダ
回路lから複数の駆動用ゲート回路2.ρうち一つに対
して、ハイレベルのデ−タ線駆動信号φ8が供給される
。
3は信号発生回路で、この信号発生回路3は例えば外部
から供給される列アドレスストローブ信号0ASK基づ
いて、データ線を駆動させるための制御信号φrQ7を
発生する。この制御信号φrQ7は適当な遅延をかける
遅延回路4に供給され、遅延信号φθyが発生される。
から供給される列アドレスストローブ信号0ASK基づ
いて、データ線を駆動させるための制御信号φrQ7を
発生する。この制御信号φrQ7は適当な遅延をかける
遅延回路4に供給され、遅延信号φθyが発生される。
発生芒れた遅延信号φθyは、駆動信号発生回路5に供
給きれ、データ線駆動信号φyが発生される。そして、
このデータ線駆動信号φyが、上記駆動用ゲート回路2
と予備のメモリ列のデータ線ヲ躯動するためのゲート回
路6に供給されるようにされている。
給きれ、データ線駆動信号φyが発生される。そして、
このデータ線駆動信号φyが、上記駆動用ゲート回路2
と予備のメモリ列のデータ線ヲ躯動するためのゲート回
路6に供給されるようにされている。
7はアドレス比較回路、8は不良ビン)k含むメモリ列
のYアドレスを記憶する不良アドレス記憶回路である。
のYアドレスを記憶する不良アドレス記憶回路である。
上記アドレス比較ロー7には、アドレスバッファ回路か
ら前記Yデコーダ回路1に供給される信号と同一の信号
ayi (ayi )と、上記不良アドレス記憶回路8
に記憶烙れたアドレスを示す信号aykが入力されてい
る。アドレス比較回路8は、入力された2組のアドレス
信号aylとayl(が完全に一致すると、所定のアド
レス信号を形成して出力する。このアドレス比較回路8
から出力されたアドレス信号は冗長デコーダ9に供給さ
れてデコードされ、ハイレベルの信号φdが出力される
。つまり、不良ビットを含むメモリ列を選択させるよう
なアドレス信号が入力されると、冗長デコーダ9の出力
がハイレベルに変化されるようにされている。
ら前記Yデコーダ回路1に供給される信号と同一の信号
ayi (ayi )と、上記不良アドレス記憶回路8
に記憶烙れたアドレスを示す信号aykが入力されてい
る。アドレス比較回路8は、入力された2組のアドレス
信号aylとayl(が完全に一致すると、所定のアド
レス信号を形成して出力する。このアドレス比較回路8
から出力されたアドレス信号は冗長デコーダ9に供給さ
れてデコードされ、ハイレベルの信号φdが出力される
。つまり、不良ビットを含むメモリ列を選択させるよう
なアドレス信号が入力されると、冗長デコーダ9の出力
がハイレベルに変化されるようにされている。
そして、この冗長デコーダ9の出力信号φdは、データ
線駆動信号φyが出力の入力端子に供給されている上記
ゲート回路6の他方の入力端子に供給されている。ゲー
ト回路6の出力端子は予備のメモリ列のデータ線に接続
されているので、上記データ線駆動信号φyと冗長デコ
ーダ9の出力信号φdが共にハイレベルにされると、予
備のメモリ列のデータ線が駆動される。
線駆動信号φyが出力の入力端子に供給されている上記
ゲート回路6の他方の入力端子に供給されている。ゲー
ト回路6の出力端子は予備のメモリ列のデータ線に接続
されているので、上記データ線駆動信号φyと冗長デコ
ーダ9の出力信号φdが共にハイレベルにされると、予
備のメモリ列のデータ線が駆動される。
また、上記冗長デコーダ9の出力信号φdは、AND回
路10の一方の入力端子にも供給されている。このAN
D回路IOの他方の入力端子には、前記信号発生回路3
から出力される制御信号φrQ7が入力されており、デ
ータ線駆動信号φyが立ち上がる前に、制御信号φro
7とφdが共にハイレベルに変化されると、ハイレベル
の禁止信号φkが発生される。
路10の一方の入力端子にも供給されている。このAN
D回路IOの他方の入力端子には、前記信号発生回路3
から出力される制御信号φrQ7が入力されており、デ
ータ線駆動信号φyが立ち上がる前に、制御信号φro
7とφdが共にハイレベルに変化されると、ハイレベル
の禁止信号φkが発生される。
この禁止信号φには、前記駆動用ゲート回路2に供給さ
れるようにされており、禁止信号φkがハイレベルにこ
れると、駆動用ゲート回路2の出力が禁止される。つま
り、入力アドレス信号(ayl)が不良アドレス記憶回
路8に記憶されているアドレス(5Lyk)と一致する
と、冗長デコーダ9の出力信号φdがハイレベルに変化
されて、この信号φdの立上がりのタイミングですべて
の駆動用ゲート回路2の出力が禁止され、たとえその後
データ線駆動信号φyがゲート回路2に入っテ来ても、
メモリセルアレイ内のデータ線が駆動されないようにな
っている。これによって、不良ピッ)k含むメモリ列の
データ線が選択されないようになる。
れるようにされており、禁止信号φkがハイレベルにこ
れると、駆動用ゲート回路2の出力が禁止される。つま
り、入力アドレス信号(ayl)が不良アドレス記憶回
路8に記憶されているアドレス(5Lyk)と一致する
と、冗長デコーダ9の出力信号φdがハイレベルに変化
されて、この信号φdの立上がりのタイミングですべて
の駆動用ゲート回路2の出力が禁止され、たとえその後
データ線駆動信号φyがゲート回路2に入っテ来ても、
メモリセルアレイ内のデータ線が駆動されないようにな
っている。これによって、不良ピッ)k含むメモリ列の
データ線が選択されないようになる。
この際、前君己遅延回路4は、アドレス比較回路7にお
いてアドレスの一致、不一致が判別されて冗長デー−ダ
9の出力信号φdによってAND回路10から禁止信号
φkが発生されるまでの間、データ線駆動信号φyの発
生を遅らせて、誤まって不良ビットヲ含むメモリ列のデ
ータ線が選択駆動されないようにしている。
いてアドレスの一致、不一致が判別されて冗長デー−ダ
9の出力信号φdによってAND回路10から禁止信号
φkが発生されるまでの間、データ線駆動信号φyの発
生を遅らせて、誤まって不良ビットヲ含むメモリ列のデ
ータ線が選択駆動されないようにしている。
そして、この実施例では、上記AND回路10から出力
される禁止信号φkが、冗長回路動作検出回路11.i
横取するMQ8FETQtのゲート端子に供給でれるよ
うにされている。この冗長回路動作検出回路11は、ソ
ース端子がグランドに接続された上記MO8F’ETQ
、と、このM、08F’BT Qt のドレイン端子と
電源電圧■。0との間に接続された抵抗R1とによって
横取これている。
される禁止信号φkが、冗長回路動作検出回路11.i
横取するMQ8FETQtのゲート端子に供給でれるよ
うにされている。この冗長回路動作検出回路11は、ソ
ース端子がグランドに接続された上記MO8F’ETQ
、と、このM、08F’BT Qt のドレイン端子と
電源電圧■。0との間に接続された抵抗R1とによって
横取これている。
また、上記MO日?FiTQ+ と抵抗R,との接続
ノードN1が串カパツド12に接続されている。
ノードN1が串カパツド12に接続されている。
上記冗長回路動作検出回路11は、禁止信号φkが・・
イレベルにされる冗長回路動作時に、MO8FETQ、
がオ/されてノードN1がロウレベル(グランドレベル
)にされる。一方、禁止信号φkがロウレベルにされて
いる冗長回路非動作時には、MO日FITQiかオフさ
れてノードlJ l カハイレペル(vo。)にされる
。
イレベルにされる冗長回路動作時に、MO8FETQ、
がオ/されてノードN1がロウレベル(グランドレベル
)にされる。一方、禁止信号φkがロウレベルにされて
いる冗長回路非動作時には、MO日FITQiかオフさ
れてノードlJ l カハイレペル(vo。)にされる
。
そして、このノードN、に接続された上記出力バッド1
2が、ワイヤボンディングによりノくツケージの専用の
外部ビンに接続されるようにされている。
2が、ワイヤボンディングによりノくツケージの専用の
外部ビンに接続されるようにされている。
そのため、アドレスを変化させながらメモ1ノの全ピッ
tf1m次選択して行くと、不良ピッi含むメモリでは
、不良アドレス入力時に、出力ノードN1およびこれに
接続された外部ビンがロウレベルに変化される。そこで
、この外部ビンを外部から観察することにより、容易に
冗長回路を使用した救済品であるか、使用しない完全良
品であるか全識別することができる。しかも、このとき
、入力されたアドレスとの関係で上記外部ビンヲ観察す
ることにより、救済アドレスの位置も横通することがで
きる。なお、上記抵抗R,は外付けの抵抗で代用するこ
とができ、また、MOEIFETを使1露抵抗であって
もよい。
tf1m次選択して行くと、不良ピッi含むメモリでは
、不良アドレス入力時に、出力ノードN1およびこれに
接続された外部ビンがロウレベルに変化される。そこで
、この外部ビンを外部から観察することにより、容易に
冗長回路を使用した救済品であるか、使用しない完全良
品であるか全識別することができる。しかも、このとき
、入力されたアドレスとの関係で上記外部ビンヲ観察す
ることにより、救済アドレスの位置も横通することがで
きる。なお、上記抵抗R,は外付けの抵抗で代用するこ
とができ、また、MOEIFETを使1露抵抗であって
もよい。
更に、−4Qとして16ビンパツケージの64キロダイ
ナミックRAMでは、Iノフレッシュ回路を内蔵する場
合、1番ビンが空くことになるので、上記冗長回路動作
検出回路11の出カバノド12をこの空いた1番ビンに
接続してやれば、何ら算用の外部ビンを設けることなく
本発明を適用することができる。
ナミックRAMでは、Iノフレッシュ回路を内蔵する場
合、1番ビンが空くことになるので、上記冗長回路動作
検出回路11の出カバノド12をこの空いた1番ビンに
接続してやれば、何ら算用の外部ビンを設けることなく
本発明を適用することができる。
この発明はダイナミックRAMに限定されるも・のでは
なく、スタティックRAMやRO’、M等にも適用でき
るものである。
なく、スタティックRAMやRO’、M等にも適用でき
るものである。
また、この発明は、上記実施ρ0に限定されることなく
、例えば池の信号が入力又は出力されるビンに、上記冗
長回路動作検出回路の出力ノード全接続させ、上記冗長
回路動作検出回路を選択的に使うようにしてもよい。こ
のようにすることによりパンケージのビン数を減らすこ
とができ、製造コス)?低下させることができる。また
、予備のメモリは、行に設けてもよ(八し、行と列に設
けてもよい。
、例えば池の信号が入力又は出力されるビンに、上記冗
長回路動作検出回路の出力ノード全接続させ、上記冗長
回路動作検出回路を選択的に使うようにしてもよい。こ
のようにすることによりパンケージのビン数を減らすこ
とができ、製造コス)?低下させることができる。また
、予備のメモリは、行に設けてもよ(八し、行と列に設
けてもよい。
この発明は以上説明し7たように、不良アドレスアクセ
ス時に冗長回路内において変化きれる信号の供#@を受
けて出力がハイまたはロウにてれるよう忙された冗長回
路動作検出回路が設けられているので、パッケージ化さ
れた後でもその出力ノードが接続されている外部ビンを
用いて、容易に完全良品であるか救済品であるかを電気
的に識別かつ救済アドレス全識別することができるとい
う効果がある。
ス時に冗長回路内において変化きれる信号の供#@を受
けて出力がハイまたはロウにてれるよう忙された冗長回
路動作検出回路が設けられているので、パッケージ化さ
れた後でもその出力ノードが接続されている外部ビンを
用いて、容易に完全良品であるか救済品であるかを電気
的に識別かつ救済アドレス全識別することができるとい
う効果がある。
第1図は本発明に係る冗長回路を備えた半導体記憶装置
の一実施例(を示す回路構成図である。 2・・−データ扮駆動用ゲート回路、6・・・予備メモ
リ列用データ細駆動ゲート回路、8・・・設定回路(不
良アドレス記憶回路)、11・・・冗長回路動作検出回
路、12・・・出力パッド、ay i + ay ’・
・アドレス信号、φ日・・・デーl線選択信号、φk・
・・データ線駆動信号、φk・・・禁止信号。
の一実施例(を示す回路構成図である。 2・・−データ扮駆動用ゲート回路、6・・・予備メモ
リ列用データ細駆動ゲート回路、8・・・設定回路(不
良アドレス記憶回路)、11・・・冗長回路動作検出回
路、12・・・出力パッド、ay i + ay ’・
・アドレス信号、φ日・・・デーl線選択信号、φk・
・・データ線駆動信号、φk・・・禁止信号。
Claims (1)
- 1、予備のメモリ列または予備のメモリ行、もし7〈は
予備のメモリ列と予備のメモリ行と、このメモリ列−!
たは予備のメモリ行、もしくは予備のメモリ列と予備の
メモリ行を選択するだめのデコーダと、不良ピッ)f含
むメモリ列マタは予備のメモリ行、もしくは予備のメモ
リ列と予備のメモリ行のアドレスに対応して予め設定さ
れる設定回路とを有し、入力アドレスが不良アドレスに
一致した場合には、予備のメモリ列または予備のメモリ
行、もしくは予備のメモリ列と予備のメモリ行を選択駆
動するようにされた冗長回路を備えた半導体記憶装置に
おいて、第1の電位点と第2の電位点との間に接続され
、不良アドレスアクセス時に上記冗長回路内で変化され
る信号が供給されて出力がハイまたはロウに変化される
ようにされ、かつその出力ノードが外部ピンに接続され
た冗長回路動作及び救済アドレス検出回路が設けられて
なることを特徴とする冗長回路を備えた半導体記憶装置
−
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57216841A JPS59107497A (ja) | 1982-12-13 | 1982-12-13 | 冗長回路を備えた半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57216841A JPS59107497A (ja) | 1982-12-13 | 1982-12-13 | 冗長回路を備えた半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59107497A true JPS59107497A (ja) | 1984-06-21 |
Family
ID=16694735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57216841A Pending JPS59107497A (ja) | 1982-12-13 | 1982-12-13 | 冗長回路を備えた半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59107497A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60254499A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
JPS6222300A (ja) * | 1985-07-22 | 1987-01-30 | Sony Corp | 冗長メモリ使用検出回路 |
JPS63148499A (ja) * | 1986-12-11 | 1988-06-21 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59104795A (ja) * | 1982-12-06 | 1984-06-16 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1982
- 1982-12-13 JP JP57216841A patent/JPS59107497A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59104795A (ja) * | 1982-12-06 | 1984-06-16 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60254499A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
JPH0349160B2 (ja) * | 1984-05-31 | 1991-07-26 | Fujitsu Ltd | |
JPS6222300A (ja) * | 1985-07-22 | 1987-01-30 | Sony Corp | 冗長メモリ使用検出回路 |
JPS63148499A (ja) * | 1986-12-11 | 1988-06-21 | Mitsubishi Electric Corp | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5317532A (en) | Semiconductor memory device having voltage stress testing capability | |
US6538949B2 (en) | Device and method for repairing a memory array by storing each bit in multiple memory cells in the array | |
EP1685570B1 (en) | Refresh for dynamic cells by identifying those with weak retention and refreshing them more often than those with normal retention | |
US4468759A (en) | Testing method and apparatus for dram | |
US6026038A (en) | Wafer burn-in test circuit and method for testing a semiconductor memory | |
JPH07201200A (ja) | 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 | |
JP2006344345A (ja) | 揮発性半導体記憶装置 | |
JPH07262798A (ja) | 半導体メモリのストレス回路及びストレス電圧供給方法 | |
US7835206B2 (en) | Semiconductor memory device capable of relieving defective bits found after packaging | |
JPH09148533A (ja) | 半導体記憶装置 | |
US5946248A (en) | Method for burn-in operation on a wafer of memory devices | |
US6078534A (en) | Semiconductor memory having redundancy circuit | |
US7898899B2 (en) | Semiconductor integrated circuit and system | |
US6327682B1 (en) | Wafer burn-in design for DRAM and FeRAM devices | |
EP0456255B1 (en) | Dynamic memory device and method for screening the same | |
US6314035B1 (en) | Semiconductor memory device capable of manifesting a short-circuit failure associated with column select line | |
JPS59107497A (ja) | 冗長回路を備えた半導体記憶装置 | |
US20160260498A1 (en) | Semiconductor device and control method of the same | |
US20010026481A1 (en) | Method and apparatus for repairing defective columns of memory cells | |
JP2557594B2 (ja) | 半導体記憶装置 | |
US20030213954A1 (en) | Defective cell remedy method capable of automatically cutting capacitor fuses within the fabrication process | |
JPS60151899A (ja) | 半導体記憶装置 | |
US6345013B1 (en) | Latched row or column select enable driver | |
JP2707516B2 (ja) | ダイナミック型ram | |
WO2003085671A1 (en) | Method and apparatus for repairing defective columns of memory cells |