JPS59107497A - Semiconductor memory containing redundant circuit - Google Patents
Semiconductor memory containing redundant circuitInfo
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- JPS59107497A JPS59107497A JP57216841A JP21684182A JPS59107497A JP S59107497 A JPS59107497 A JP S59107497A JP 57216841 A JP57216841 A JP 57216841A JP 21684182 A JP21684182 A JP 21684182A JP S59107497 A JPS59107497 A JP S59107497A
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Abstract
Description
【発明の詳細な説明】
この発明は、冗長回路動作えた半導体記憶装置に関する
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device capable of redundant circuit operation.
従来、ＭＯ日ダイナミックＲＡＭのような半導体配憶装
置においては、回路の集積度が高くなるに従って不良ビ
ットによる歩留まりの低下が問題になっている。Conventionally, in semiconductor memory devices such as MO dynamic RAMs, as the degree of circuit integration increases, a decrease in yield due to defective bits has become a problem.
そこで、メモリセルアレイ内の不良ピッ）ｋ含む列（ま
たは行）金、別個に形成きれた予備のメモリ列（または
行）と切り換えて不良ビットを救済する冗長回路を設け
、歩留まりの向上を図るようにしたものがある。Therefore, in an attempt to improve yield, a redundant circuit is provided to repair the defective bit by switching the column (or row) containing the defective bit in the memory cell array to a separately formed spare memory column (or row). There is something I did.
従来、このような冗長回路が設けられｆｃＲＡ Ｍは、
冗長回路によシ救済されている製品か、完全良品である
のか、外部から簡単に見分けることができなかった。し
かしながらユーザの立場からすると、救済品であるのか
、完全良品であるのかを簡単に識別できることが望まれ
る。また、救済したアドレスを知ることは、メーカ、ユ
ーザー相方にそって救済品のラスティング評価、信頼度
を評価する上で有益である。Conventionally, fcRAM is provided with such a redundant circuit.
It was not possible to easily tell from the outside whether a product had been repaired with a redundant circuit or whether it was a perfectly good product. However, from the user's perspective, it is desirable to be able to easily identify whether the product is a salvage product or a completely non-defective product. Furthermore, knowing the address of the rescued product is useful in evaluating the longevity and reliability of the rescued product along with the manufacturer and the user partner.
ところが、不良ビットを含むメモリの救済処理はウェー
ハの段階で行なうのが普通であるため、ウェーハからメ
モリチップを切シ出す段階で良品と救済品を区別して別
々にパッケージに組み込む必要がある。そのためパッケ
ージ化された後では、良品と救済品との識別が行なえな
いという不都合があった。However, since repair processing for memory containing defective bits is normally performed at the wafer stage, it is necessary to distinguish between good products and repaired products and incorporate them into separate packages at the stage of cutting out memory chips from the wafer. Therefore, after packaging, there is a problem in that it is impossible to distinguish between non-defective products and rescued products.
そこでこの発明は、筒部な回路を付加してやるだけで外
部のビンを用いて容易に完、全良品であるのか、救済品
であるのか電気的に識別し、かつ救済アドレスの識別で
きるようにすることを目的とする。Therefore, this invention makes it possible to easily electrically identify whether a product is completely good or a repaired product using an external bin by simply adding a cylindrical circuit, and also to identify the repair address. The purpose is to
以下図面を用いてこの発明を説明する。The present invention will be explained below using the drawings.
第１図は本発明に係る冗長回路を備えた半導体記憶製雪
の一実施例を示すものである。FIG. 1 shows an embodiment of a semiconductor memory device equipped with a redundant circuit according to the present invention.
図において、１はＹデコーダ回路で、このＹデコーダ回
路１には図示しないアドレスバッファ回路からアドレス
信号ａｙ１．ａｙ（が供給はれる。In the figure, 1 is a Y decoder circuit, and this Y decoder circuit 1 receives address signals ay1.y from an address buffer circuit (not shown). ay( is supplied.
２はデータ線駆動用のゲート回路で、この駆動用ゲート
回路２は、図示しないメモリセルアレイ内の各データ線
に苅応した数だけ設けられている。Reference numeral 2 denotes a gate circuit for driving data lines, and the number of driving gate circuits 2 corresponding to each data line in a memory cell array (not shown) is provided.
アドレスバッファ回路から上記Ｙデコーダ回路１にアド
レス信号ａｙｌ 、ａｙｌが入力されると、Ｙデコーダ
回路ｌから複数の駆動用ゲート回路２．ρうち一つに対
して、ハイレベルのデ−タ線駆動信号φ８が供給される
。When address signals ayl and ayl are input from the address buffer circuit to the Y decoder circuit 1, the Y decoder circuit 1 sends a plurality of driving gate circuits 2. A high level data line drive signal φ8 is supplied to one of the lines ρ.
３は信号発生回路で、この信号発生回路３は例えば外部
から供給される列アドレスストローブ信号０ＡＳＫ基づ
いて、データ線を駆動させるための制御信号φｒＱ７を
発生する。この制御信号φｒＱ７は適当な遅延をかける
遅延回路４に供給され、遅延信号φθｙが発生される。A signal generating circuit 3 generates a control signal φrQ7 for driving a data line based on, for example, a column address strobe signal 0ASK supplied from the outside. This control signal φrQ7 is supplied to a delay circuit 4 which applies an appropriate delay, and a delayed signal φθy is generated.
発生芒れた遅延信号φθｙは、駆動信号発生回路５に供
給きれ、データ線駆動信号φｙが発生される。そして、
このデータ線駆動信号φｙが、上記駆動用ゲート回路２
と予備のメモリ列のデータ線ヲ躯動するためのゲート回
路６に供給されるようにされている。The generated delayed signal φθy is completely supplied to the drive signal generation circuit 5, and the data line drive signal φy is generated. and,
This data line drive signal φy is applied to the drive gate circuit 2.
and a gate circuit 6 for operating the data line of the spare memory column.
７はアドレス比較回路、８は不良ビン）ｋ含むメモリ列
のＹアドレスを記憶する不良アドレス記憶回路である。7 is an address comparison circuit, and 8 is a defective address storage circuit for storing the Y address of the memory column containing defective bins (k).
上記アドレス比較ロー７には、アドレスバッファ回路か
ら前記Ｙデコーダ回路１に供給される信号と同一の信号
ａｙｉ （ａｙｉ ）と、上記不良アドレス記憶回路８
に記憶烙れたアドレスを示す信号ａｙｋが入力されてい
る。アドレス比較回路８は、入力された２組のアドレス
信号ａｙｌとａｙｌ（が完全に一致すると、所定のアド
レス信号を形成して出力する。このアドレス比較回路８
から出力されたアドレス信号は冗長デコーダ９に供給さ
れてデコードされ、ハイレベルの信号φｄが出力される
。つまり、不良ビットを含むメモリ列を選択させるよう
なアドレス信号が入力されると、冗長デコーダ９の出力
がハイレベルに変化されるようにされている。The address comparison row 7 contains the same signal ayi (ayi) as the signal supplied from the address buffer circuit to the Y decoder circuit 1, and the defective address storage circuit 8.
A signal ayk indicating the address stored in the memory is input. The address comparison circuit 8 forms and outputs a predetermined address signal when the two sets of input address signals ayl and ayl (completely match).
The address signal output from the redundant decoder 9 is supplied to the redundant decoder 9, where it is decoded, and a high level signal φd is output. That is, when an address signal that selects a memory column containing a defective bit is input, the output of the redundant decoder 9 is changed to a high level.
そして、この冗長デコーダ９の出力信号φｄは、データ
線駆動信号φｙが出力の入力端子に供給されている上記
ゲート回路６の他方の入力端子に供給されている。ゲー
ト回路６の出力端子は予備のメモリ列のデータ線に接続
されているので、上記データ線駆動信号φｙと冗長デコ
ーダ９の出力信号φｄが共にハイレベルにされると、予
備のメモリ列のデータ線が駆動される。The output signal φd of the redundant decoder 9 is supplied to the other input terminal of the gate circuit 6 whose output input terminal is supplied with the data line drive signal φy. Since the output terminal of the gate circuit 6 is connected to the data line of the spare memory column, when the data line drive signal φy and the output signal φd of the redundant decoder 9 are both set to high level, the data of the spare memory column is connected to the data line of the spare memory column. The line is driven.
また、上記冗長デコーダ９の出力信号φｄは、ＡＮＤ回
路１０の一方の入力端子にも供給されている。このＡＮ
Ｄ回路ＩＯの他方の入力端子には、前記信号発生回路３
から出力される制御信号φｒＱ７が入力されており、デ
ータ線駆動信号φｙが立ち上がる前に、制御信号φｒｏ
７とφｄが共にハイレベルに変化されると、ハイレベル
の禁止信号φｋが発生される。Further, the output signal φd of the redundant decoder 9 is also supplied to one input terminal of an AND circuit 10. This AN
The signal generation circuit 3 is connected to the other input terminal of the D circuit IO.
The control signal φrQ7 output from the
When both 7 and φd are changed to high level, a high level inhibition signal φk is generated.
この禁止信号φには、前記駆動用ゲート回路２に供給さ
れるようにされており、禁止信号φｋがハイレベルにこ
れると、駆動用ゲート回路２の出力が禁止される。つま
り、入力アドレス信号（ａｙｌ）が不良アドレス記憶回
路８に記憶されているアドレス（５Ｌｙｋ）と一致する
と、冗長デコーダ９の出力信号φｄがハイレベルに変化
されて、この信号φｄの立上がりのタイミングですべて
の駆動用ゲート回路２の出力が禁止され、たとえその後
データ線駆動信号φｙがゲート回路２に入っテ来ても、
メモリセルアレイ内のデータ線が駆動されないようにな
っている。これによって、不良ピッ）ｋ含むメモリ列の
データ線が選択されないようになる。This prohibition signal φ is supplied to the drive gate circuit 2, and when the prohibition signal φk reaches a high level, the output of the drive gate circuit 2 is prohibited. That is, when the input address signal (ayl) matches the address (5Lyk) stored in the defective address storage circuit 8, the output signal φd of the redundant decoder 9 is changed to high level, and at the timing of the rise of this signal φd. Even if the output of all drive gate circuits 2 is prohibited and the data line drive signal φy enters the gate circuit 2 after that,
Data lines within the memory cell array are not driven. This prevents the data line of the memory column containing the defective pin ()k from being selected.
この際、前君己遅延回路４は、アドレス比較回路７にお
いてアドレスの一致、不一致が判別されて冗長デー−ダ
９の出力信号φｄによってＡＮＤ回路１０から禁止信号
φｋが発生されるまでの間、データ線駆動信号φｙの発
生を遅らせて、誤まって不良ビットヲ含むメモリ列のデ
ータ線が選択駆動されないようにしている。At this time, the previous master delay circuit 4 operates until the address comparison circuit 7 determines whether or not the addresses match and the inhibit signal φk is generated from the AND circuit 10 in response to the output signal φd of the redundant data 9. The generation of the data line drive signal φy is delayed to prevent the data line of the memory column containing the defective bit from being selectively driven by mistake.
そして、この実施例では、上記ＡＮＤ回路１０から出力
される禁止信号φｋが、冗長回路動作検出回路１１．ｉ
横取するＭＱ８ＦＥＴＱｔのゲート端子に供給でれるよ
うにされている。この冗長回路動作検出回路１１は、ソ
ース端子がグランドに接続された上記ＭＯ８Ｆ’ＥＴＱ
、と、このＭ、０８Ｆ’ＢＴ Ｑｔ のドレイン端子と
電源電圧■。０との間に接続された抵抗Ｒ１とによって
横取これている。In this embodiment, the prohibition signal φk output from the AND circuit 10 is the redundant circuit operation detection circuit 11. i
It is arranged so that it can be supplied to the gate terminal of the MQ8FETQt to be intercepted. This redundant circuit operation detection circuit 11 includes the MO8F'ETQ whose source terminal is connected to the ground.
, and the drain terminal and power supply voltage of this M, 08F'BT Qt. This is intercepted by the resistor R1 connected between 0 and 0.
また、上記ＭＯ日？ＦｉＴＱ＋ と抵抗Ｒ，との接続
ノードＮ１が串カパツド１２に接続されている。Also, the above MO date? A connection node N1 between FiTQ+ and resistor R is connected to the skewer pad 12.
上記冗長回路動作検出回路１１は、禁止信号φｋが・・
イレベルにされる冗長回路動作時に、ＭＯ８ＦＥＴＱ、
がオ／されてノードＮ１がロウレベル（グランドレベル
）にされる。一方、禁止信号φｋがロウレベルにされて
いる冗長回路非動作時には、ＭＯ日ＦＩＴＱｉかオフさ
れてノードｌＪ ｌ カハイレペル（ｖｏ。）にされる
。The redundant circuit operation detection circuit 11 detects that the prohibition signal φk is...
When the redundant circuit operates at the high level, MO8FETQ,
is turned on and the node N1 is set to low level (ground level). On the other hand, when the redundant circuit is inactive with the inhibition signal φk being at a low level, the MO day FITQi is turned off and the node lJ l is set to high level (vo.).
そして、このノードＮ、に接続された上記出力バッド１
２が、ワイヤボンディングによりノくツケージの専用の
外部ビンに接続されるようにされている。Then, the above output pad 1 connected to this node N
2 is adapted to be connected to a dedicated external bin of the shoe cage by wire bonding.
そのため、アドレスを変化させながらメモ１ノの全ピッ
ｔｆ１ｍ次選択して行くと、不良ピッｉ含むメモリでは
、不良アドレス入力時に、出力ノードＮ１およびこれに
接続された外部ビンがロウレベルに変化される。そこで
、この外部ビンを外部から観察することにより、容易に
冗長回路を使用した救済品であるか、使用しない完全良
品であるか全識別することができる。しかも、このとき
、入力されたアドレスとの関係で上記外部ビンヲ観察す
ることにより、救済アドレスの位置も横通することがで
きる。なお、上記抵抗Ｒ，は外付けの抵抗で代用するこ
とができ、また、ＭＯＥＩＦＥＴを使１露抵抗であって
もよい。Therefore, if all the pits tf1m of memory 1 are selected while changing the address, in the memory including the defective pin i, the output node N1 and the external bin connected to it will be changed to low level when the defective address is input. . Therefore, by observing this external bottle from the outside, it is possible to easily identify whether it is a salvage product that uses a redundant circuit or a perfectly good product that does not use a redundant circuit. Furthermore, at this time, by observing the external bin in relation to the input address, the location of the rescue address can also be passed through. Note that the above-mentioned resistor R can be replaced with an external resistor, or may be a single resistor using a MOEIFET.
更に、−４Ｑとして１６ビンパツケージの６４キロダイ
ナミックＲＡＭでは、Ｉノフレッシュ回路を内蔵する場
合、１番ビンが空くことになるので、上記冗長回路動作
検出回路１１の出カバノド１２をこの空いた１番ビンに
接続してやれば、何ら算用の外部ビンを設けることなく
本発明を適用することができる。Furthermore, in a 64-kilogram dynamic RAM with a 16-bin package as -4Q, if an I-no-fresh circuit is built-in, the first bin will be empty, so the output node 12 of the redundant circuit operation detection circuit 11 will be replaced with this empty one. If it is connected to a number bin, the present invention can be applied without providing any external bin for calculation.
この発明はダイナミックＲＡＭに限定されるも・のでは
なく、スタティックＲＡＭやＲＯ’、Ｍ等にも適用でき
るものである。This invention is not limited to dynamic RAM, but can also be applied to static RAM, RO', M, etc.
また、この発明は、上記実施ρ０に限定されることなく
、例えば池の信号が入力又は出力されるビンに、上記冗
長回路動作検出回路の出力ノード全接続させ、上記冗長
回路動作検出回路を選択的に使うようにしてもよい。こ
のようにすることによりパンケージのビン数を減らすこ
とができ、製造コス）？低下させることができる。また
、予備のメモリは、行に設けてもよ（八し、行と列に設
けてもよい。Furthermore, the present invention is not limited to the above-mentioned implementation ρ0, and for example, all the output nodes of the redundant circuit operation detection circuit are connected to the bins into which the signal of the output signal is input or output, and the redundant circuit operation detection circuit is selected. You may also use it for your own purposes. By doing this, the number of bins in the pan cage can be reduced (manufacturing cost)? can be lowered. Further, spare memories may be provided in rows (or may be provided in rows and columns).
この発明は以上説明し７たように、不良アドレスアクセ
ス時に冗長回路内において変化きれる信号の供＃＠を受
けて出力がハイまたはロウにてれるよう忙された冗長回
路動作検出回路が設けられているので、パッケージ化さ
れた後でもその出力ノードが接続されている外部ビンを
用いて、容易に完全良品であるか救済品であるかを電気
的に識別かつ救済アドレス全識別することができるとい
う効果がある。As explained above, the present invention is provided with a redundant circuit operation detection circuit configured to output a high or low output in response to the supply of a signal that can change within the redundant circuit when a defective address is accessed. Therefore, even after packaging, using the external bin to which the output node is connected, it is possible to electrically identify whether the product is completely good or a salvageable product, and to identify all the salvage addresses. effective.
第１図は本発明に係る冗長回路を備えた半導体記憶装置
の一実施例（を示す回路構成図である。
２・・−データ扮駆動用ゲート回路、６・・・予備メモ
リ列用データ細駆動ゲート回路、８・・・設定回路（不
良アドレス記憶回路）、１１・・・冗長回路動作検出回
路、１２・・・出力パッド、ａｙ ｉ ＋ ａｙ ’・
・アドレス信号、φ日・・・デーｌ線選択信号、φｋ・
・・データ線駆動信号、φｋ・・・禁止信号。FIG. 1 is a circuit configuration diagram showing an embodiment of a semiconductor memory device equipped with a redundant circuit according to the present invention. Drive gate circuit, 8... Setting circuit (defective address storage circuit), 11... Redundant circuit operation detection circuit, 12... Output pad, ay i + ay'.
・Address signal, φday... Data l line selection signal, φk・
...Data line drive signal, φk...Prohibition signal.
Claims (1)
予備のメモリ列と予備のメモリ行と、このメモリ列−！
たは予備のメモリ行、もしくは予備のメモリ列と予備の
メモリ行を選択するだめのデコーダと、不良ピッ）ｆ含
むメモリ列マタは予備のメモリ行、もしくは予備のメモ
リ列と予備のメモリ行のアドレスに対応して予め設定さ
れる設定回路とを有し、入力アドレスが不良アドレスに
一致した場合には、予備のメモリ列または予備のメモリ
行、もしくは予備のメモリ列と予備のメモリ行を選択駆
動するようにされた冗長回路を備えた半導体記憶装置に
おいて、第１の電位点と第２の電位点との間に接続され
、不良アドレスアクセス時に上記冗長回路内で変化され
る信号が供給されて出力がハイまたはロウに変化される
ようにされ、かつその出力ノードが外部ピンに接続され
た冗長回路動作及び救済アドレス検出回路が設けられて
なることを特徴とする冗長回路を備えた半導体記憶装置
−1, a spare memory column or a spare memory row, if 7〈is a spare memory column and a spare memory row, and this memory column -!
A decoder for selecting a spare memory row, or a spare memory column and a spare memory row, and a memory column data containing a defective pin are selected for a spare memory row, or a spare memory column and a spare memory row. It has a setting circuit that is preset according to the address, and when the input address matches a defective address, selects a spare memory column or a spare memory row, or a spare memory column and a spare memory row. In a semiconductor memory device including a redundant circuit configured to drive, a signal connected between a first potential point and a second potential point and changed in the redundant circuit when a defective address is accessed is supplied. A semiconductor memory equipped with a redundant circuit, characterized in that a redundant circuit operation and relief address detection circuit is provided, the output of which is changed to high or low by a redundant circuit, and whose output node is connected to an external pin. Equipment-
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216841A JPS59107497A (en) | 1982-12-13 | 1982-12-13 | Semiconductor memory containing redundant circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216841A JPS59107497A (en) | 1982-12-13 | 1982-12-13 | Semiconductor memory containing redundant circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107497A true JPS59107497A (en) | 1984-06-21 |
Family
ID=16694735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216841A Pending JPS59107497A (en) | 1982-12-13 | 1982-12-13 | Semiconductor memory containing redundant circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107497A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254499A (en) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS6222300A (en) * | 1985-07-22 | 1987-01-30 | Sony Corp | Detection circuit using redundant memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59104795A (en) * | 1982-12-06 | 1984-06-16 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1982
- 1982-12-13 JP JP57216841A patent/JPS59107497A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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