JPS59105773A - Display circuit of focus control position - Google Patents
Display circuit of focus control positionInfo
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- JPS59105773A JPS59105773A JP57215733A JP21573382A JPS59105773A JP S59105773 A JPS59105773 A JP S59105773A JP 57215733 A JP57215733 A JP 57215733A JP 21573382 A JP21573382 A JP 21573382A JP S59105773 A JPS59105773 A JP S59105773A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/60—Control of cameras or camera modules
- H04N23/67—Focus control based on electronic image sensor signals
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Abstract
Description
【発明の詳細な説明】
本発明は、映像信号を利用してフォーカス制御を為すビ
デオカメラに採用するフォーカス制御位置玉示回路に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a focus control position indicating circuit used in a video camera that performs focus control using a video signal.
態で、信号の変化量か最大となるうそこで、映像信号を
サンプリングして輝度レベル変化や輝度の高域周波数成
分のレベルを検出してビデオカメラのフォーカス制御を
為す方法か提案されている。A method has been proposed in which the video signal is sampled at the point where the amount of change in the signal is at its maximum, and the change in brightness level and the level of the high frequency component of the brightness are detected to control the focus of the video camera.
この方法は、フォーカス制御のための光学装置や音波装
置を必要としないためコンパクトで安価となるばかりか
、モニタ画面の任意の位置にピントを合わせることがで
きると云う利点がある。そこで、モニタ画面上のフォー
カス制御位置を任意に設定することか考えられろう
本発明は上述する点に鑑み、フォーカス制御位置設定に
際し、モニタ画面上にフォーカス制御位置を表示すべく
構成した新規且つ有効なフォーカス制御位置表示回路を
提案せんとするものである。This method does not require an optical device or a sonic device for focus control, so it is not only compact and inexpensive, but also has the advantage of being able to focus on any position on the monitor screen. Therefore, it may be possible to arbitrarily set the focus control position on the monitor screen.In view of the above-mentioned points, the present invention is a novel and effective method configured to display the focus control position on the monitor screen when setting the focus control position. This paper aims to propose a focus control position display circuit.
以下、本発明を図示せる実施例に従い説明する。The present invention will be described below with reference to illustrative embodiments.
本発明の実施例は、フォーカス制御位置に棒表示を為す
第１の実施例（第１図参照）と、白枠表示を為す第２の
実施例（第２図参照）とよりなり、両実施例共フォーカ
ス制御位置は上下左右の各移を操作することによって、
任意に設定できる様構成されている。尚両実施例は、ス
ヂル画像を記録するビデオカメラに、フォーカス制御機
能を持たせるものであり、記録１）ＩＪにフォーカス制
御位置を予め設定し、記録開始直前に所定の映像信号を
サンプリングしてその輝度レベル変化が最大となる様フ
ォーカスレンズを移動した後、１フイ一ルド分の映像信
号を所定トラ・リプに記録する装置に採用するものであ
り、付属の電子ビューファインダ上にフォーカス制御位
置を表示するものである。The embodiments of the present invention consist of a first embodiment (see Fig. 1) in which a bar is displayed at the focus control position, and a second embodiment (see Fig. 2) in which a white frame is displayed. For example, the co-focus control position can be adjusted by moving up, down, left, and right.
It is configured so that it can be set arbitrarily. In both embodiments, a video camera for recording a still image is provided with a focus control function, and recording 1) A focus control position is set in advance on the IJ, and a predetermined video signal is sampled immediately before the start of recording. This is used in a device that records the video signal for one field on a predetermined track after moving the focus lens so that the brightness level change is maximized, and the focus control position is displayed on the attached electronic viewfinder. is displayed.
以下、第４図に図示する第１実施例の回路プロ・リプに
付いて説明する。The circuit diagram of the first embodiment shown in FIG. 4 will be explained below.
本実施例は、設定操作によって定めた水平走査線の約イ
の範囲で連続的に４ビ・、）データ１００個分をサンプ
リングしてフォーカス制御を為している。そこで、本実
施例では、まず輝度信号を差分延（ｉＩｉ号と、輝度信
号を差動アンプＣ２＋に入力すると差分信号ＩＪ−β！
７出される。本実施例では更にこの差分伝号を両波整流
回路を＝Ｊとする絶対値化回路（３）に入力しでいろ、
。絶対値化出力を入力するＡ、 り変換回路（４）は、
８００川 の周波数で４ビ・リドのデータに変換しＣい
る。このデータを後述する・ｖ１作によってｉｕｏザン
プル分Ｒ／〜Ｍ（５１に記憶しＣいる。In this embodiment, focus control is performed by continuously sampling 100 pieces of 4-bit data in a range of approximately A of the horizontal scanning line determined by a setting operation. Therefore, in this embodiment, first, when the luminance signal is inputted to the differential amplifier C2+ and the luminance signal is inputted to the differential amplifier C2+, the differential signal IJ-β!
7 is served. In this embodiment, this differential signal is further input to the absolute value converting circuit (3) in which the double-wave rectifying circuit is set to =J.
. A conversion circuit (4) that inputs the absolute value output is:
It is converted to 4-bit data at a frequency of 800 C. This data will be described later.Iuo sample R/~M (stored in 51 and stored in C) by v1 production.
この記憶データの加算値は輝度信号のレベル変化量のバ
ロメータとなり、図示省略したマイクロコンビｌ−夕に
よ−ってこの加算値か最大となる様、フォーカス制岬モ
ータ７Ｊ１コノトロールされる。The added value of this stored data becomes a barometer of the amount of change in the level of the luminance signal, and the focus control cape motor 7J1 is controlled by a microcombiner (not shown) so that this added value becomes the maximum value.
前述する押紹（＋３１）（Ｂ２）（Ｂｘ）（Ｂ４）
は押圧操作によつＣ１１：Ｓ開性の第１〜ｙ、 ｔ、ス
イ・リプ（ｂ＋）（Ｓ２）（Ｓ３）（５りを閉じＣ、サ
ンプリング位置のプリセ・リドを可１１シにしている。The aforementioned Oshio (+31) (B2) (Bx) (B4)
C11:S openability 1st to y, t, swipe lip (b+) (S2) (S3) (close 5 ri C, set preset lid at sampling position to 11 shi) by pressing operation. There is.
即ち、第１スイ・リプ（Ｓｌ）は閉路によって弗１プリ
セ・リドカウンタ（６）に１００Ｈｚのシフトクロ・リ
プを供給して該第１フリセ・リドカウンタ（６）をア・
リプカウントせしめ、第２スイ・リプ（Ｓ２）は、Ｈｊ
ｉｊ記弔１ブリセ・リドカウンタ（６）をダウンカウン
トモードにｒると共（こシフトクロ・リプを供給して該
第１プリセ・リドカウンタ（６）をダウンカウントせし
めている。同様に、第３スイ１．チ（Ｓ３）は第２プリ
セ・リドカウンタ（７）をア・リプカウントせしめ、第
４スイ・リプ（Ｓ４）をダウンカウントせしめている。That is, the first shift counter (Sl) supplies a 100 Hz shift clock to the first flip counter (6) through a closed circuit to turn the first flip counter (6) on.
Reply count, second sui reply (S2) is Hj
ij Note: The first blise read counter (6) is put into the down-count mode (this shift clock is supplied to make the first blise read counter (6) count down.Similarly, The 3rd switch 1.chi (S3) causes the second preset read counter (7) to count up, and causes the fourth switch (S4) to count down.
この第１プリセ・リドカウント（６）のプリセット値は
フォーカス制御位値の水平方向を規定しており、ｌ１ｉ
Ｊ記第２プリセ・リドカウンタ（７）のブリセ・リド値
はフォーカス制御位置の垂直を規定しＣいる。The preset value of this first preset read count (6) defines the horizontal direction of the focus control position value, and l1i
The blise read value of the second preset read counter (7) defines the vertical direction of the focus control position.
０１Ｊ記第１プリセ・リドカウンタ（６）のプリセ・リ
ド値は、第１比較回路（８）に於て弔１カウンタ（９）
の値と比較されΦ。この第１カウンタ（９）は映像信号
の水平同期信号をリセ・リド人力とし、その５１２倍の
周波数をｌｔ数大入力している。従って、プリセ・リド
値と目ＩＪ記第１カウンタ（９）の計数値が一致したと
き、第１検呂出力を発する。The preset/read value of the first preset/read counter (6) in 01J is determined by the first preset/read counter (9) in the first comparator circuit (8).
is compared with the value of Φ. This first counter (9) uses the horizontal synchronizing signal of the video signal as a digital signal, and inputs a frequency 512 times that of the horizontal synchronizing signal. Therefore, when the preset read value and the count value of the first counter (9) match, the first test output is generated.
また、ｍ１Ｊｉ！己弔２プリセツトカウンタ（７）のプ
リセ・リド値も、第２比較回路α０）に於て、第２カウ
ンタ（１１）と比較される。この第２カウンタ（１１１
は垂直同期信号をリセット入力とし水平同期信号を計数
入力としており、０１Ｊ記第２比較回路（１０）は計数
値かプリセ・リド値と一致したときに第２検出出力を発
する。Also, m1Ji! The preset read value of the second preset counter (7) is also compared with the second counter (11) in the second comparator circuit α0). This second counter (111
has a vertical synchronizing signal as a reset input and a horizontal synchronizing signal as a counting input, and the second comparator circuit (10) described in 01J issues a second detection output when the counted value matches the preset read value.
第１検出出力は、１／６４ 分周回路（１２）と１／
３１分周回路（１３）とをリセ・リドし、第１、第２フ
リ、リプフロ・リプ（１４）（１，５１をセ・・Ｊ卜す
る。５１２ ｆ Ｈを計数入力とする前記１／６４分周
回路（１２）は、水平方向のほぼＡのサンプリンク範囲
を脱するタイミングで出力を発しｎＩＪ記第１フリ・リ
プフロ・リプ（１４）をリセ・リドする。The first detection output is a 1/64 frequency divider circuit (12) and a 1/64 frequency divider circuit (12).
31 frequency divider circuit (13), first, second frequency divider circuit (13), first and second frequency divider circuit (14) (1, 51 are set...J). 512 f H is the counting input. The 64 frequency divider circuit (12) outputs an output at the timing when the signal leaves the sample link range of approximately A in the horizontal direction, and regenerates and re-reads the first FRI-RIP-FLO-RIP (14) in nIJ.
よって第１フリ・リプフロ・リプ圓は、水平同期周期に
於ける（１００データの）サンプリング範囲でハイレベ
ルとなる。また前記１／６１分周回路０３）は、サンプ
リング範囲の中点の直前のタイミングで出力を発し、前
記第２フリ・リプフロ、リプ０５）をリセ・リドする。Therefore, the first fly-lip-flow-lip circle is at a high level in the sampling range (of 100 data) in the horizontal synchronization period. Further, the 1/61 frequency divider circuit 03) outputs an output at a timing immediately before the midpoint of the sampling range, and regenerates and re-reads the second flip-flop circuit and RIP-05).
そこで第２フリ・シブフロ・リプ（１５）の立下りでト
リガされる。第１七Ｊマルチ（１Ｇ＋は、表示のためサ
ンプリング範囲の中央で一定幅の７１イレベル出力を導
出する。Therefore, it is triggered at the falling edge of the second free flow response (15). The 17th J multi (1G+) derives a 71-level output with a constant width at the center of the sampling range for display.
同様に第２検出出力は、１１５分周回路（１７）と％分
周回路（８）のリセ・リド入力とされると共に、第６第
４７リツプフロ・リプａ９）（４）のセ・リド入力とさ
れる。Similarly, the second detection output is used as the reset/read input of the 115 frequency divider circuit (17) and the % frequency divider circuit (8), and is also used as the reset/read input of the 6th and 47th frequency divider circuit (a9) (4). It is said that
水平同期信号を入力する前記１１５分周回路（１７１は
その出力にて前記第３フリツプフロ・リプ０９）をリセ
・・Ｊ１・４−る。よってｑＳ６フリ・リプフロ・リプ
は第２検出出力発生？＆ ５ Ｈ期間ハイレベルとなる
。また、同様にＤｉＪ記％分周回路（１８）は、その出
方にて前記第４フリ・リプフロ・リプ（：！ｉｌｌをリ
セ・リドしている。この第４フリ・リプフロ・リプ儲）
）の立下りにてトリガされる第２モノマルチ（２１）は
、準安定期間を約１Ｈとしている。よって、第２モノマ
ルチ（２１）は、前記第２検出出力発生時より２ Ｉ（
後に１ ｉ−を期間ハイレベルとなる。The 115 frequency divider circuit (171 outputs the third flip-flop circuit 09) into which the horizontal synchronizing signal is input is reset. Therefore, does qS6 Free, Lip, and Lip generate the second detection output? & 5 High level during H period. Similarly, the DiJ % frequency divider circuit (18) regenerates and redos the 4th Furi Ripflo Rip (:! ill. This 4th Fri Ripflo Rip profit)
The second monomulti (21), which is triggered at the falling edge of ), has a metastable period of approximately 1H. Therefore, the second monomulti (21) has 2 I(
Afterwards, it becomes high level for a period of 1 i-.
そこで、前記第１モノマルチ出力（１６）とｔＪｉＪ＝
ａ 第３フリ・リプフロ・リプ（１０）の各出力の論理
積出力は、映像信号と白レベル出力を入力とするスイ・
リチング回路■のスイ・リチング制御入カとされ、モニ
タ画面のフォーカス制御位置に白色の棒状体を表示する
。Therefore, the first monomulti output (16) and tJiJ=
a The AND output of each output of the third flip-flop-lip (10) is a switch whose input is the video signal and the white level output.
It is used as the switch-riching control input for the riching circuit (■), and displays a white rod-shaped object at the focus control position on the monitor screen.
また、＋ＪｉＪ記第１フリ・リプフロップ回路（Ｉ４）
と前記第２モノマルチ（２１）の各出力の論理積出力は
、１フィールド当り１回のサンプリング範囲でハイレベ
ルとなり、更に８００ ＥＨのサンプリング信号との論
理積出力が第１アドレスカウンタ圀）にへカされる。前
記アドレスカウンタ（２３ｊは計数によって１）ｊ記Ｒ
Ａ Ａｉ （５）に対するアドレスを指定し乍ら１ｔＪ
Ｌ］個のデータをＡｌ）変換の艮に記憶側る。In addition, +JiJ first flip-flop circuit (I4)
The AND output of each output of the second monomulti (21) becomes a high level in the sampling range of once per field, and the AND output of the 800 EH sampling signal is output to the first address counter (21). I get beaten up. The address counter (23j is 1 by counting) j R
1tJ while specifying the address for A Ai (5)
L] pieces of data are stored in the form of A1) conversion.
第５図は白枠を形成する第２実施例の回路プロ・リフ図
であり、第４図の第１実施例と同−格成要素に付いては
同一図番を付して説明を側風「る。FIG. 5 is a circuit diagram of the second embodiment that forms a white frame, and the same lattice elements as those of the first embodiment shown in FIG. Wind ``ru.''
本実施例と第１実施例の相違する点は、主に表示関連の
回路にある。本実施例は、第２検出出力発生後３１■４
に−１つて白枠を形成し１６ｔｌ目でサンプリングを為
しており、第１実施例の１７′５分周回路（１’７１と
ｚ分周回路（８）に代えて、１／６１勺周回１メロ１７
１と慝分周回路（１８）とを設けている。また白枠はそ
の幅をサンプリング範囲に一致せしめるため、第１実施
例の１／’３１分局回路（Ｌ：ｌ＋と第２フリツプフロ
・リプ（１５）と第１モノマルチ（１６ｊは設けＣいな
い。The difference between this embodiment and the first embodiment lies mainly in display-related circuits. In this embodiment, 31■4 after the second detection output is generated.
-1 to form a white frame and sampling is performed at the 16th tl. Lap 1 melody 17
1 and a frequency dividing circuit (18). Furthermore, in order to make the width of the white frame match the sampling range, the 1/'31 branch circuit (L:l+, the second flip-flop lip (15), and the first monomulti (16j) of the first embodiment are not provided).
よつζ、ノド実施例では、白枠表示のため、Ｈｔ、 ２
検出出力発生俵、３１８区間にわたっＣ、サンプリング
範囲をハイレベルとすへく化１フリッグフロ・リプ出力
と第６フリ・リプフロップ出力を７７１回路（Ａ１）に
入力している。この論理積出力は次段のアンドゲート（
）〜２）の制御入力とされ、５１２ｆＨを只分周回路例
に入力した６ ４ ｆ Ｉ−１相当の分周出力の導出を
制御浪しＣいる。よって、このアンドゲート（・へ２）
からはサンプリング範囲当り８個の分周出力か導力され
る。アントゲ−１・出力を計数入力とする第２アドレス
カウンタ（２５）は、１フィールド当り８×６１個のゲ
ート出力を計数する。この第２アドレスカウンタ（２５
）の計数出力をアドレス入力とｒるＲ ＯＭは、各アド
レスに対応して予め化１意し−こいる出力を読出す。こ
の読出出力はサンプリング範囲の始終端でハイレベルと
なると共に第２検出出力発生後の弔１第２ Ｈと第６Ｕ
第ｂ１Ｈでハイレベルと１′Ｑす、表示範囲の外周のみ
ハイレベルの出力を等用する。この読出出力は１」１」
記スイッヂング回路Ｉ２２）の制御入力とされる。In the example, the white frame is displayed, so Ht, 2
The detection output is generated over 318 sections, and the sampling range is set to high level, and the first flip-flop output and the sixth flip-flop output are input to the 771 circuit (A1). This logical product output is the next-stage AND gate (
) to 2), and controls the derivation of a frequency-divided output corresponding to 6 4 f I-1 when 512 fH is input to the example frequency divider circuit. Therefore, this and gate (・to 2)
Eight divided outputs are derived per sampling range. The second address counter (25), which takes the output of Antogame 1 as a counting input, counts 8×61 gate outputs per field. This second address counter (25
The ROM which takes the count output of ) as the address input reads out the preset output corresponding to each address. This readout output becomes high level at the beginning and end of the sampling range, and also at the first and second H and sixth U after the second detection output is generated.
The high level is output at the b1H and 1'Q, and the high level output is used only at the outer periphery of the display range. This readout output is 1"1"
It is used as a control input for the switching circuit I22).
よって開運Ｖる両実施例より明らかな様に、本発明によ
れは、フォーカス制御位置設定時に、その設定位置をモ
ニタを通じ′（確認でき、操作性の向上に資免−るとこ
ろ大である。Therefore, as is clear from both embodiments, according to the present invention, when setting the focus control position, the set position can be confirmed through the monitor, which greatly contributes to improving operability.
第１図は本発明の第１実施例の表示形態説明図４３２図
は盛量第１２実施例の表示形態説明図、第３図は両実施
例の押釦配置図、第４図は第１実施例の回路でロック図
、第５図は第２実施例の回路ブロック図をそれぞれ顕わ
す。
主な四番の説Ｑｔｊ
（６ｉ（７）・・・プリセ・リドカウンタ、（８）（１
０）・・・第１第２比較回路、（２２）・・・スイ・リ
チノグ回路出願人 三洋電機株式会社、、−１
−１・′；゛翫
代理人 弁理士 佐野静夫゛’、、’゛’）ノ
第１図
第２図
第８図
８２十司 巨十日１1 is an explanatory diagram of the display form of the first embodiment of the present invention; FIG. The example circuit is a lock diagram, and FIG. 5 is a circuit block diagram of the second embodiment. Main theory No. 4 Qtj (6i (7)... Prise Rido Counter, (8) (1
0)...First and second comparison circuit, (22)...Sui Richinogu circuit Applicant: Sanyo Electric Co., Ltd., -1 -1・';゛'）ノFigure 1Figure 2Figure 882 Toji Kyojuka 1
Claims (1)
てフォーカス制御を為すビデオカメラに於て、 モニタ画面上に於ける水平及び垂直方向に関するサンプ
リング位置を任意に設定するプリセ・リド回路と、映像
信号に同期してプリセット値に対応するタイミングの検
出出力を発する検出回路と、検出出力に基いて表示信号
を導出する表示回路と、ａｒＪ記表示信号と映像信号を
合成する合成回路とをそれぞれ配し、 モニタ画面上にフォーカス制御位置を表示することを特
徴とするフォーカス制御位置表示回路。(1) In a video camera that performs focus control by sampling the video signal obtained by imaging, there is a preset circuit that arbitrarily sets the sampling position in the horizontal and vertical directions on the monitor screen, and a preset circuit that controls the video signal. A detection circuit that synchronously emits a detection output at a timing corresponding to a preset value, a display circuit that derives a display signal based on the detection output, and a synthesis circuit that synthesizes the display signal and the video signal described in arJ are arranged, respectively, A focus control position display circuit characterized by displaying a focus control position on a monitor screen.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215733A JPS59105773A (en) | 1982-12-08 | 1982-12-08 | Display circuit of focus control position |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215733A JPS59105773A (en) | 1982-12-08 | 1982-12-08 | Display circuit of focus control position |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105773A true JPS59105773A (en) | 1984-06-19 |
Family
ID=16677288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215733A Pending JPS59105773A (en) | 1982-12-08 | 1982-12-08 | Display circuit of focus control position |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105773A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0179455A2 (en) * | 1984-10-26 | 1986-04-30 | Sanyo Electric Co., Ltd. | Focus area change circuit |
| JPS6178482U (en) * | 1984-10-26 | 1986-05-26 | ||
| JPS62147870A (en) * | 1985-12-23 | 1987-07-01 | Sony Corp | Automatic focusing equipment of video camera |
| JPS63253773A (en) * | 1987-04-09 | 1988-10-20 | Sankyo Seiki Mfg Co Ltd | Automatic focussing device |
| JPS6454976A (en) * | 1987-08-26 | 1989-03-02 | Fuji Photo Film Co Ltd | Camera with electronic view finder |
| JPH01125067A (en) * | 1987-11-09 | 1989-05-17 | Fujitsu Ltd | Video device with automatic focussing function |
| JPH01194764A (en) * | 1988-01-29 | 1989-08-04 | Canon Inc | Electronic camera |
| US6812968B1 (en) * | 1998-12-31 | 2004-11-02 | Lucent Technologies Inc. | Camera with configurable focus area |
-
1982
- 1982-12-08 JP JP57215733A patent/JPS59105773A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0179455A2 (en) * | 1984-10-26 | 1986-04-30 | Sanyo Electric Co., Ltd. | Focus area change circuit |
| JPS6178482U (en) * | 1984-10-26 | 1986-05-26 | ||
| JPS6178480U (en) * | 1984-10-26 | 1986-05-26 | ||
| JPH028457Y2 (en) * | 1984-10-26 | 1990-02-28 | ||
| JPH028456Y2 (en) * | 1984-10-26 | 1990-02-28 | ||
| JPS62147870A (en) * | 1985-12-23 | 1987-07-01 | Sony Corp | Automatic focusing equipment of video camera |
| JPS63253773A (en) * | 1987-04-09 | 1988-10-20 | Sankyo Seiki Mfg Co Ltd | Automatic focussing device |
| JPS6454976A (en) * | 1987-08-26 | 1989-03-02 | Fuji Photo Film Co Ltd | Camera with electronic view finder |
| JPH01125067A (en) * | 1987-11-09 | 1989-05-17 | Fujitsu Ltd | Video device with automatic focussing function |
| JPH01194764A (en) * | 1988-01-29 | 1989-08-04 | Canon Inc | Electronic camera |
| US6812968B1 (en) * | 1998-12-31 | 2004-11-02 | Lucent Technologies Inc. | Camera with configurable focus area |
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