JPS59103174A - 電圧加算回路 - Google Patents
電圧加算回路Info
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- JPS59103174A JPS59103174A JP57211381A JP21138182A JPS59103174A JP S59103174 A JPS59103174 A JP S59103174A JP 57211381 A JP57211381 A JP 57211381A JP 21138182 A JP21138182 A JP 21138182A JP S59103174 A JPS59103174 A JP S59103174A
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- transistor
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- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/42—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers
- H03F3/44—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers with tubes only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電圧加算回路に関するものである。
従来の電圧加算回路としては、第１図に示すようにオペ
アシプへの並列帰還を利用したものが一般的である。オ
ペアンプＡの反転入力には、入力端子ＩＮ＋ 、ＩＮ
２ 、ＩＮ３が抵抗Ｒ１，Ｒ２゜Ｒ３をそれぞれ介し
て接続されると共に、出力端子ＯＵＴから抵抗Ｒ１を通
じて並列負帰還が施されている。図示回路は、その出力
電圧ＶＱが・・・・・・・・・（１） となり、Ｖｔ１ 、ｖｉ２ 、ｖｉ３の加算器を構成
している。
アシプへの並列帰還を利用したものが一般的である。オ
ペアンプＡの反転入力には、入力端子ＩＮ＋ 、ＩＮ
２ 、ＩＮ３が抵抗Ｒ１，Ｒ２゜Ｒ３をそれぞれ介し
て接続されると共に、出力端子ＯＵＴから抵抗Ｒ１を通
じて並列負帰還が施されている。図示回路は、その出力
電圧ＶＱが・・・・・・・・・（１） となり、Ｖｔ１ 、ｖｉ２ 、ｖｉ３の加算器を構成
している。
ところが、第１図の回路では、全ての入力ｖｉ＋ 、
Ｖｔ２ 、ｖｉ３が一方を接地とする不平衡入力の場合
には、この回路は使用することができない。
Ｖｔ２ 、ｖｉ３が一方を接地とする不平衡入力の場合
には、この回路は使用することができない。
本発明は上述した点に鑑みてなされたもので、その目的
とするところは、対接地からフローティングされた平衡
入力に対しても加算器として働くようになした電圧加算
回路を提供することにある。
とするところは、対接地からフローティングされた平衡
入力に対しても加算器として働くようになした電圧加算
回路を提供することにある。
以下本発明を図面に基づいて説明する。
第２図は本発明による電圧加算回路の一実施例を示す。
図においてトランジスタＣ１＋ ａ 、 Ｑｌｂは電
圧発生器を形成し、これらのトランジスタＱ１ａ、Ｑ＋
ｔ）のコレクタば相互接続され、各トランジスタのコレ
クタとベース間には抵抗Ｒが接続されている。トランジ
スタＱ２ａ、Ｑ２ｂとＱ３ａ、Ｑ３ｂとは差動増幅器を
それぞれ形成し、トランジスタＱ２ ａ ｙ Ｑ３
ｂのコレクタは共にトランジスタＱ＋ａのヘースに、Ｉ
・ランジスタＱ３ ａ、Ｑ３ ｂのコレクタはトランジ
スタＱ＋ｂのヘースにそれぞれ接続されている。トラン
ジスタＱ２ａ、Ｑ２ ｂのヘースが平衡入力である第２
の端子Ｉ Ｎ２” 、Ｉ Ｎ２−に、トランジスタＱ３
ａ、Ｑ３ ｂのヘースが平衡入力である第３の端子Ｉ
Ｎ３”、ｌＮ３−に、トランジスタＱ＋ａのエミッタが
不平衡人力である第１の端子ＩＮ＋ にそれぞれ接続さ
れ、そしてトランジスタＱｌ ｂのエミッタが加算出
力端子となっている。
圧発生器を形成し、これらのトランジスタＱ１ａ、Ｑ＋
ｔ）のコレクタば相互接続され、各トランジスタのコレ
クタとベース間には抵抗Ｒが接続されている。トランジ
スタＱ２ａ、Ｑ２ｂとＱ３ａ、Ｑ３ｂとは差動増幅器を
それぞれ形成し、トランジスタＱ２ ａ ｙ Ｑ３
ｂのコレクタは共にトランジスタＱ＋ａのヘースに、Ｉ
・ランジスタＱ３ ａ、Ｑ３ ｂのコレクタはトランジ
スタＱ＋ｂのヘースにそれぞれ接続されている。トラン
ジスタＱ２ａ、Ｑ２ ｂのヘースが平衡入力である第２
の端子Ｉ Ｎ２” 、Ｉ Ｎ２−に、トランジスタＱ３
ａ、Ｑ３ ｂのヘースが平衡入力である第３の端子Ｉ
Ｎ３”、ｌＮ３−に、トランジスタＱ＋ａのエミッタが
不平衡人力である第１の端子ＩＮ＋ にそれぞれ接続さ
れ、そしてトランジスタＱｌ ｂのエミッタが加算出
力端子となっている。
更に、トランジスタＣｈ ａ 、Ｑ＋ ｂのコレク
タと１〜ランジスクＱ２ ａ 、 Ｑ２ ｂ 、 Ｑ
３ ａ 、 Ｑ３ ｂの共通エミッタには、直流電流
−＃Ｉ＋、＋２がそれぞれ接続され、加算回路全体が対
接地からフローティングされている。また、直流電流源
■３は、はぼ（ＩＩ −Ｉ２ ）／２に等しい電流をト
ランジスタＱ＋ｂを通して流しているが、残りの（Ｉｔ
Ｉ２）／２がトランジスタＱ＋ａを通して信号源ｖｉ１
に流されることによって）＜ランスが保たれる。なお、
ｖｉ２．ｖｉ３は平衡交流信号源である。
タと１〜ランジスクＱ２ ａ 、 Ｑ２ ｂ 、 Ｑ
３ ａ 、 Ｑ３ ｂの共通エミッタには、直流電流
−＃Ｉ＋、＋２がそれぞれ接続され、加算回路全体が対
接地からフローティングされている。また、直流電流源
■３は、はぼ（ＩＩ −Ｉ２ ）／２に等しい電流をト
ランジスタＱ＋ｂを通して流しているが、残りの（Ｉｔ
Ｉ２）／２がトランジスタＱ＋ａを通して信号源ｖｉ１
に流されることによって）＜ランスが保たれる。なお、
ｖｉ２．ｖｉ３は平衡交流信号源である。
以上のような構成において、トランジスタＱ１ａ 、Ｑ
＋ ｂ 、Ｑ２ ａ 、Ｑ２ ｂ 、Ｑ３ ａ 、Ｑｌ
ｌ ｂの特性が揃っていれば、交流加算出力電圧ｖＯは
、トランジスタＱ２ ａ ＋ Ｑ２ ｂとＱ３ ａ
、 Ｑ３ ｂの伝達コンダクタンスをそれぞれｇｍ
２．ｇｍ３とすると、次式で表わされるようになる。
＋ ｂ 、Ｑ２ ａ 、Ｑ２ ｂ 、Ｑ３ ａ 、Ｑｌ
ｌ ｂの特性が揃っていれば、交流加算出力電圧ｖＯは
、トランジスタＱ２ ａ ＋ Ｑ２ ｂとＱ３ ａ
、 Ｑ３ ｂの伝達コンダクタンスをそれぞれｇｍ
２．ｇｍ３とすると、次式で表わされるようになる。
ＶＱ””Ｖｌｌ
＋ （ｉ２ａ＋ｉ３ ａ）Ｒ
＋ （ｉ２ ｂ＋ｉ３ ｂ）Ｒ・・・・・・・・・・
・・（２）ここで、（ｉ２ａ ＋ ｉ２ ｂ）／ｖ ｉ
２＝ｇｍ２ 。
・・（２）ここで、（ｉ２ａ ＋ ｉ２ ｂ）／ｖ ｉ
２＝ｇｍ２ 。
（ｉ３ａ ＋ｉ３ ｂ）／ｖ ｉ３＝ｇｍ３であるので
、ＶＱ ＝ｖ ｉ＋ ４−Ｒ（ｇｍ２ ｖ ｉ２
＋ｇｍ３ ｖ ｉａ ）・・・・・・・・・・・・
（３） となる。つまり、第２図に示す回路は、ｖｉａ。
、ＶＱ ＝ｖ ｉ＋ ４−Ｒ（ｇｍ２ ｖ ｉ２
＋ｇｍ３ ｖ ｉａ ）・・・・・・・・・・・・
（３） となる。つまり、第２図に示す回路は、ｖｉａ。
ｖｉ２．ｖｉ３についての加算器となっている。
式（３）から明らかなように、第２図に示す回路は、不
平衡人力ｖｉＩに平衡人力ｖｉ２．ｖｉ３を成る利１η
倍して直列加算する構成となっている。このとき、ｖｉ
２．ｖｉ３によって生じるトランジスタＱ２ ａ、Ｑ２
ｂ、Ｑ３ａ、Ｑ３ｂの出力電流は差動電流であるのでｖ
ｉｌに対して何の影響も与えないことは明らかである。
平衡人力ｖｉＩに平衡人力ｖｉ２．ｖｉ３を成る利１η
倍して直列加算する構成となっている。このとき、ｖｉ
２．ｖｉ３によって生じるトランジスタＱ２ ａ、Ｑ２
ｂ、Ｑ３ａ、Ｑ３ｂの出力電流は差動電流であるのでｖ
ｉｌに対して何の影響も与えないことは明らかである。
従って、ｖｉｌ 〜ｖｉ３ は全く独立して取扱うこと
が出来る。
が出来る。
第３図は本発明の他の実施例を示し、差動増幅器にトラ
ンジスタＱ、＋ａ、ＣＬｂをインバーチ。
ンジスタＱ、＋ａ、ＣＬｂをインバーチ。
ドダーリントン接続することで１００％負帰還をかけ、
コンダクタンスｇｍの直線性を大中に改善している。
コンダクタンスｇｍの直線性を大中に改善している。
第４図は更に他の実施例を示し、トランジスタＱ＋
ａ’ 、Ｑ＋ ｂ’ 、Ｑ２ａ’ 、Ｑ２ｂ’
、抵抗Ｒ′などを追加してコンプリメンクリ−によ
る対称回路を構成することで、第２の端子ＩＮ２＋。
ａ’ 、Ｑ＋ ｂ’ 、Ｑ２ａ’ 、Ｑ２ｂ’
、抵抗Ｒ′などを追加してコンプリメンクリ−によ
る対称回路を構成することで、第２の端子ＩＮ２＋。
ｌＮ２−におけるダイナミックレンジを拡大している。
なお、本例は第３図に示す例と同様に平衡入力端子は１
つだけで、第２図における第３の入力端子ＩＮ３ ＋
、ｌＮ３−に関連する部分が省略されている。
つだけで、第２図における第３の入力端子ＩＮ３ ＋
、ｌＮ３−に関連する部分が省略されている。
第５図は別の実施例を示し、第２図における定電流源■
２を分割し、各差動増幅器に対してそれぞれ独立の定電
流源■２ ″ ｒ ２． ＩＩとすることによって、各
入力の直流レベルシフトの制約を全くなくしている。
２を分割し、各差動増幅器に対してそれぞれ独立の定電
流源■２ ″ ｒ ２． ＩＩとすることによって、各
入力の直流レベルシフトの制約を全くなくしている。
以上の他、電圧発生器や差動増幅器をカスコード接続、
多段のダーリントン接続としても良いし、ＦＥＴソース
ボロワによって入力インピーダンスを上げることも考え
られる。
多段のダーリントン接続としても良いし、ＦＥＴソース
ボロワによって入力インピーダンスを上げることも考え
られる。
上述した本発明による電圧加算回路は、一般の加算器と
しての他、減算器、誤差増幅器、歪低減回路など多くの
回路に適用することができる。また、ＩＣ化した場合に
は、多入力で高性能な加算器を安価に得ることができる
。
しての他、減算器、誤差増幅器、歪低減回路など多くの
回路に適用することができる。また、ＩＣ化した場合に
は、多入力で高性能な加算器を安価に得ることができる
。
第６図は歪低減回路に応用した例を示す。
すなわち、図示回路においてＲ１／Ｒ２！；Ｒ３／Ｒ４
とすると、トランジスタＱ２ ａ 、Ｑ２ ｂは増幅器
へで発生ずる歪成分のみを増幅し、この増幅された成分
はトランジスタＱ＋ ａ 、 Ｃ１＋ ｂからなる
電圧発生器によって入力電圧ｖｉに直列加算されてフィ
ー）ハックされる。従って、歪が非常に小さくなる。
とすると、トランジスタＱ２ ａ 、Ｑ２ ｂは増幅器
へで発生ずる歪成分のみを増幅し、この増幅された成分
はトランジスタＱ＋ ａ 、 Ｃ１＋ ｂからなる
電圧発生器によって入力電圧ｖｉに直列加算されてフィ
ー）ハックされる。従って、歪が非常に小さくなる。
今、Ｒ＋ ／ （Ｒ１＋Ｒ２）−β、Ｒ３／ （Ｒ３＋
Ｒ４）＝にとおいてオーバオールの利ｉＪ Ａ Ｆを求
めると、 ＩＴ △ｖ ｉ ＝ （ｖ ｉ −Ｋｖｏ ） −ｇｍＲ−
−−−（５）なお、ｇｍは１〜ランジスタＱ２ａ、Ｑ２
ｂの伝達コンダクタンスである。式（４１、（５１よ
り、ＶＯ−（Ｖ ｉ→−（ｖ ｉ −Ｋｖｏ ） ｇ
ｒｎＲ１Δ０ となる。ＡＦ ＝Ｖθ／ｖｉであるから、Δｐ ＝ （
１＋ （Ｉ ＫＡｐ ）ｇｍＲ）となり、よって ＡＯ で、ｌ ＞＞ Ａ ｏβ、ｌ＞＞ｇｍＲとすれば、 ｍ
Ｒ に、更にβ／ ｇ ｍ Ｒ＜＜ Ｋとすれば、になる。
Ｒ４）＝にとおいてオーバオールの利ｉＪ Ａ Ｆを求
めると、 ＩＴ △ｖ ｉ ＝ （ｖ ｉ −Ｋｖｏ ） −ｇｍＲ−
−−−（５）なお、ｇｍは１〜ランジスタＱ２ａ、Ｑ２
ｂの伝達コンダクタンスである。式（４１、（５１よ
り、ＶＯ−（Ｖ ｉ→−（ｖ ｉ −Ｋｖｏ ） ｇ
ｒｎＲ１Δ０ となる。ＡＦ ＝Ｖθ／ｖｉであるから、Δｐ ＝ （
１＋ （Ｉ ＫＡｐ ）ｇｍＲ）となり、よって ＡＯ で、ｌ ＞＞ Ａ ｏβ、ｌ＞＞ｇｍＲとすれば、 ｍ
Ｒ に、更にβ／ ｇ ｍ Ｒ＜＜ Ｋとすれば、になる。
すなわち、利得ＡＦは増幅器Ａｏの閉ループ利得である
ＡＯ／ （ｉ ＋ＡＯβ）とは無関係に抵抗Ｒ３とＲ１
の比によって決定される。換言すると、増’ｌ’ｆｉ器
Ａ、が大きな歪を発生しても非常に小さく抑えられる。
ＡＯ／ （ｉ ＋ＡＯβ）とは無関係に抵抗Ｒ３とＲ１
の比によって決定される。換言すると、増’ｌ’ｆｉ器
Ａ、が大きな歪を発生しても非常に小さく抑えられる。
今、八ｏ ／ （１＋Ａｏ β） ＝ＡＯＦ 、 １
＜ｇｍＲとすると、上式（８）は、 Ｆ＝１＋ΔＯＦ Ｋ ｇ ｒｎ Ｒ−−（１２）となる
。従って、ＡＯＦ＝１／につまりβ＝にとすれば、 Ｆ＝１ ＋ｇｍＲ＃ｇｍＲ−（１３） となってこれが歪抑圧量となる。この低減回路ノ１ノー
プと増幅器ＡＯのループとは全く独立であるので、全体
の安定度を悪化させることなく、従来負帰還の限界以上
に歪や雑音を容易に低減可能である。なお、直流電流源
■１〜■４はｖｉの振幅が小さければ抵抗に置換可能で
ある。
＜ｇｍＲとすると、上式（８）は、 Ｆ＝１＋ΔＯＦ Ｋ ｇ ｒｎ Ｒ−−（１２）となる
。従って、ＡＯＦ＝１／につまりβ＝にとすれば、 Ｆ＝１ ＋ｇｍＲ＃ｇｍＲ−（１３） となってこれが歪抑圧量となる。この低減回路ノ１ノー
プと増幅器ＡＯのループとは全く独立であるので、全体
の安定度を悪化させることなく、従来負帰還の限界以上
に歪や雑音を容易に低減可能である。なお、直流電流源
■１〜■４はｖｉの振幅が小さければ抵抗に置換可能で
ある。
第７図は第６図に示した回路の変形例を示し、差動増幅
器の抵抗負荷Ｒの代わりに、１−ランジスタＱｅ 、
Ｑｖによるカレントミラー負荷回路を付加することによ
って、第６図の場合よりも式（１３） 。
器の抵抗負荷Ｒの代わりに、１−ランジスタＱｅ 、
Ｑｖによるカレントミラー負荷回路を付加することによ
って、第６図の場合よりも式（１３） 。
に相当するループゲインを非常に大きくすると共に差動
回路のバランスを取り温度特性や弁別比（ＣＭＲ）を向
上させる。更に抵抗によるロス電圧を最小限に抑えられ
るためグイナミノクレンジも増大する。なお、Ｒ９は直
流オフセソ日周整用抵抗であり、Ｑ＋ｂは単に直流レベ
ルシフトの役目をしている。また、第７図の回路では、
上式（１２）の帰還量Ｆはループゲインにほぼ等しく、
トランジスタＱ＋ａの電流増幅率をｈｆｅ＋、増幅器Ａ
ｏの入力インピーダンスをＺｉとすると、Ｆ ＝ ｇ
ｍ ｋ＋ ｆｅ＋ Ｚ ｉ −・・（１
４）となって極めて大きくなるので、オーバオールの歪
も非常に小さくなる。
回路のバランスを取り温度特性や弁別比（ＣＭＲ）を向
上させる。更に抵抗によるロス電圧を最小限に抑えられ
るためグイナミノクレンジも増大する。なお、Ｒ９は直
流オフセソ日周整用抵抗であり、Ｑ＋ｂは単に直流レベ
ルシフトの役目をしている。また、第７図の回路では、
上式（１２）の帰還量Ｆはループゲインにほぼ等しく、
トランジスタＱ＋ａの電流増幅率をｈｆｅ＋、増幅器Ａ
ｏの入力インピーダンスをＺｉとすると、Ｆ ＝ ｇ
ｍ ｋ＋ ｆｅ＋ Ｚ ｉ −・・（１
４）となって極めて大きくなるので、オーバオールの歪
も非常に小さくなる。
以上のように本発明によれば、電圧発生器と少なくとも
１つの差動増幅器を組合せ、差動増幅器の出力を電圧発
生器に直列加算するようにしているため、第２の入力端
子以降を平衡入力とすることができ、直流レベルシフト
の制約を受けない電圧加算回路を得ることができる。
１つの差動増幅器を組合せ、差動増幅器の出力を電圧発
生器に直列加算するようにしているため、第２の入力端
子以降を平衡入力とすることができ、直流レベルシフト
の制約を受けない電圧加算回路を得ることができる。
第１図は従来例を示す回路図、第２図乃至第５図は本発
明の実施例をそれぞれ示す回路図、第６図は本発明によ
る回路の応用例を示す回路図、第７図は第６図の回路の
変形例を示す回路図である。 Ｑ＋ａ・・・第１のトランジスタ、Ｑ＋ｂ・・・第２の
トランジスタ、Ｑ２ ａ 、 Ｑ２ ｂ 、 Ｑ３
ａ ＋ Ｑ３ ｂ ・・・トランジスタ、Ｒ・・・１
氏抗、Ｑ６．０．７・・・トランジスタ、ＩＮ＋ ・・
・不平衡入力端子、ｌＮ２＋、ｌＮ２− 、ｌＮ３ ”
、ｌＮ３−・・・平衡入力端子、ＯＵＴ・・・出力端
子 特許出願人 パイオニア株式会社＋Ｖｃｃ ＋Ｖｃｃ
明の実施例をそれぞれ示す回路図、第６図は本発明によ
る回路の応用例を示す回路図、第７図は第６図の回路の
変形例を示す回路図である。 Ｑ＋ａ・・・第１のトランジスタ、Ｑ＋ｂ・・・第２の
トランジスタ、Ｑ２ ａ 、 Ｑ２ ｂ 、 Ｑ３
ａ ＋ Ｑ３ ｂ ・・・トランジスタ、Ｒ・・・１
氏抗、Ｑ６．０．７・・・トランジスタ、ＩＮ＋ ・・
・不平衡入力端子、ｌＮ２＋、ｌＮ２− 、ｌＮ３ ”
、ｌＮ３−・・・平衡入力端子、ＯＵＴ・・・出力端
子 特許出願人 パイオニア株式会社＋Ｖｃｃ ＋Ｖｃｃ
Claims (1)
- り・１接地からフローティングされた回路であって、互
にコレクタが接続された第１及び第２の１−ランジスタ
、又はコレクタ側に直流レベルシフト手段を含む第１の
トランジスタからなる電圧発生器と、一対のトランジス
タからなる少なくとも１つの差動増幅器とを有し、前記
第１又は第２のｌ・ランジスタの各々のコレクターヘー
ス間に負荷を接続し、前記第１又は第２の負荷が接続さ
れたトランジスタのベースを前記差動増幅器のトランジ
スタの少なくとも一力のコレクタに接続し、前記第１及
び第２のトランジスタのエミッタの一方を不平ｆ８７
入力端子、他方を出力端子とし、前記差動増幅器の入力
端子を平衡入力端子としたことを特徴とする電圧加算回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211381A JPS59103174A (ja) | 1982-12-03 | 1982-12-03 | 電圧加算回路 |
| KR1019830005184A KR890001892B1 (ko) | 1982-12-03 | 1983-11-01 | 전압가산회로 |
| GB08331708A GB2133596B (en) | 1982-12-03 | 1983-11-28 | Voltage adder circuit |
| DE3343707A DE3343707C2 (de) | 1982-12-03 | 1983-12-02 | Spannungsaddierschaltung und Anwendung dafür |
| US06/558,237 US4599572A (en) | 1982-12-03 | 1983-12-05 | Voltage adder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211381A JPS59103174A (ja) | 1982-12-03 | 1982-12-03 | 電圧加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103174A true JPS59103174A (ja) | 1984-06-14 |
| JPH0354387B2 JPH0354387B2 (ja) | 1991-08-20 |
Family
ID=16605017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211381A Granted JPS59103174A (ja) | 1982-12-03 | 1982-12-03 | 電圧加算回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4599572A (ja) |
| JP (1) | JPS59103174A (ja) |
| KR (1) | KR890001892B1 (ja) |
| DE (1) | DE3343707C2 (ja) |
| GB (1) | GB2133596B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836616A (ja) * | 1994-07-25 | 1996-02-06 | Nec Corp | 加算器及び減算器 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4743783A (en) * | 1984-01-16 | 1988-05-10 | National Semiconductor Corporation | Pulse width modulator circuit for switching regulators |
| IT1207055B (it) * | 1985-05-28 | 1989-05-17 | Montedison Spa | Microprocessore per programmatori di rampe di tensioni per ottenere incrementi minimi di tensione programmabile dell'ordine del millivolt. |
| US4812781A (en) * | 1987-12-07 | 1989-03-14 | Silicon General, Inc. | Variable gain amplifier |
| DE3942757A1 (de) * | 1989-12-23 | 1991-06-27 | Standard Elektrik Lorenz Ag | Summierverstaerker mit einem komplexen gewichtungsfaktor und schnittstelle mit einem solchen summierverstaerker |
| JP2875922B2 (ja) * | 1992-03-05 | 1999-03-31 | 三菱電機株式会社 | Ａ／ｄ変換器 |
| US5214321A (en) * | 1992-03-26 | 1993-05-25 | Curtis Douglas R | Analog multiplier/divider utilizing substrate bipolar transistors |
| FR2699764A1 (fr) * | 1992-12-22 | 1994-06-24 | Thomson Csf Semiconducteurs | Amplificateur opérationnel à plusieurs entrées et applications. |
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| US5373248A (en) * | 1993-06-08 | 1994-12-13 | At&T Bell Laboratories | Transconductor employing differential pair composite field effect transistors |
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