JPS5910049A - クロツク再生方式 - Google Patents
クロツク再生方式Info
- Publication number
- JPS5910049A JPS5910049A JP57117991A JP11799182A JPS5910049A JP S5910049 A JPS5910049 A JP S5910049A JP 57117991 A JP57117991 A JP 57117991A JP 11799182 A JP11799182 A JP 11799182A JP S5910049 A JPS5910049 A JP S5910049A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- envelope curve
- adder
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明Ｉ寸時公判多元接続通信（以下ＴＤＭＡと称す）
の信号のように無信号の状態が存在する３ｒ・１借方式
の場合、小規模な回路で高速同期安定動作可能なりロッ
ク再生方式に関する。
の信号のように無信号の状態が存在する３ｒ・１借方式
の場合、小規模な回路で高速同期安定動作可能なりロッ
ク再生方式に関する。
（ｂ） 往来技術と間ｍ点
第１図は仔、１（例のクロックｂ生回省のブロック図、
第２図は位相同期回路のプ０ツク図である。
第２図は位相同期回路のプ０ツク図である。
図中、■は非總形回路、２は戸波器、３はリミッタ、４
は位相検波器、５ｆｄループフイルタ、６は電圧制御発
芽器を示す。
は位相検波器、５ｆｄループフイルタ、６は電圧制御発
芽器を示す。
従来、クロック再生回路としては高速同期、安定・°σ
１作、低ｊｌｉｌｉ格の為にＪｌ同調リミッタ型といわ
れる第１図に示す如き回路が用いられている。第１図の
非線形回路１はディジタル信号による変調波からクロツ
ク１イ号成分を抽出する為の回路であり、そのＵ法は変
調方式ｔこより異なるが、例えば位相シフトキーインク
（以下ＰＳＫと称す）変調の場舒には包絡線検波器等が
用いられる。Ｐ波回路２（４位（υず扛を小さくするた
めに、一般に単同調回路が用いられる。リミッタ３は高
利得を必要とすること袴により、一般的に電圧比較器が
用いられている。第１図で動作を説明すると、入力した
ディジタル１言号による変調波から非線形回路１でクロ
ック信号成分を抽出し、泥波回路２にてクロック信号成
分以外を遮’ｔ’Ｊｊシ、リミッタ３に入力して、１Ｅ
１４えば′ｌＩｉ、圧比較器全比較器タとして使用し２
ている場合１は、入力した信号をＯ′Ｆ、Ｊ、圧の閾値
、−圧と比較して一定の振幅の再生されたクロック信号
を１１４力している。このようにして得られた再生され
たクロック信号を基準にして各種の論理操作が行なわれ
る。しかし、ＴＤＭＡのように着信信号がない状態が存
在するような通信方式において（・よ、７ｒ信信号がな
くなるとν波回路２は中心周波数で自由振１１ｉ５をし
て、その振幅は段々減衰して０に近づくが、この０に近
づいた時、入力する雑音によυリミッタ３の出力はパル
ス幅の異なったクロックを発生することがある。このた
め、以後に続く１埋回路が誤動作を起こす欠点があるこ
とが知られ１いる。この誤動作をさけるためには、従来
はリミッタ３の出力にさらに第２図に示す如き公知のも
Ｌ相同期回路（いわゆるＰＬＬ）が用いられている。
１作、低ｊｌｉｌｉ格の為にＪｌ同調リミッタ型といわ
れる第１図に示す如き回路が用いられている。第１図の
非線形回路１はディジタル信号による変調波からクロツ
ク１イ号成分を抽出する為の回路であり、そのＵ法は変
調方式ｔこより異なるが、例えば位相シフトキーインク
（以下ＰＳＫと称す）変調の場舒には包絡線検波器等が
用いられる。Ｐ波回路２（４位（υず扛を小さくするた
めに、一般に単同調回路が用いられる。リミッタ３は高
利得を必要とすること袴により、一般的に電圧比較器が
用いられている。第１図で動作を説明すると、入力した
ディジタル１言号による変調波から非線形回路１でクロ
ック信号成分を抽出し、泥波回路２にてクロック信号成
分以外を遮’ｔ’Ｊｊシ、リミッタ３に入力して、１Ｅ
１４えば′ｌＩｉ、圧比較器全比較器タとして使用し２
ている場合１は、入力した信号をＯ′Ｆ、Ｊ、圧の閾値
、−圧と比較して一定の振幅の再生されたクロック信号
を１１４力している。このようにして得られた再生され
たクロック信号を基準にして各種の論理操作が行なわれ
る。しかし、ＴＤＭＡのように着信信号がない状態が存
在するような通信方式において（・よ、７ｒ信信号がな
くなるとν波回路２は中心周波数で自由振１１ｉ５をし
て、その振幅は段々減衰して０に近づくが、この０に近
づいた時、入力する雑音によυリミッタ３の出力はパル
ス幅の異なったクロックを発生することがある。このた
め、以後に続く１埋回路が誤動作を起こす欠点があるこ
とが知られ１いる。この誤動作をさけるためには、従来
はリミッタ３の出力にさらに第２図に示す如き公知のも
Ｌ相同期回路（いわゆるＰＬＬ）が用いられている。
こうすることにより、通常はリミッタ３の出力のクロッ
ク信号に同期したクロックイ３号が電圧制御発（辰器６
より出力され、入力（ｉ号がなくなれば電圧制御発振器
６の自走周波数のクロック信号が出力さ１′シることに
なり、クロックのパルス幅も一定なものが出力される。
ク信号に同期したクロックイ３号が電圧制御発（辰器６
より出力され、入力（ｉ号がなくなれば電圧制御発振器
６の自走周波数のクロック信号が出力さ１′シることに
なり、クロックのパルス幅も一定なものが出力される。
しかし、この場８１ま鴫圧制御１１１発振器６が同期す
る迄に時間がかかるし、又回路規模が大・盈くなる欠点
を持つ。
る迄に時間がかかるし、又回路規模が大・盈くなる欠点
を持つ。
（Ｃ） 発明の目的
本発明の目的（ｒよ上ｉ己の欠点をなりシ、単同調リミ
ッタ型のクロック円虫回路の高速同期、安定動作、低動
格の特Ｑ 疋そこなわず、小規模な回路で入力１８号が
無信号になった場合でも、パルス幅の一定なりロック信
号を出力できるクロック再生方式の提供にある。
ッタ型のクロック円虫回路の高速同期、安定動作、低動
格の特Ｑ 疋そこなわず、小規模な回路で入力１８号が
無信号になった場合でも、パルス幅の一定なりロック信
号を出力できるクロック再生方式の提供にある。
（ｄ） 発明の構成
本発明１ｄ上記の目的を達成するために、単同調リミッ
タ型りロクク丙生回路のリミッタの出力を無１占号時に
回路が：冶振を持続出来る程度にろ波目ｊ烙の入力に正
帰羅を〃・け、入力信号のある場合は人力１．４号に１
ヒし正帰Ｉ！ｌｌＬ着は非常に小さいので、通常の単同
調リミッタ型クロック再生回路と同一の動作を行ない、
７７店１百号時にはループ回路の自走周波数で発振して
パルス幅の一定なりロック信号を出力することを′涛徽
とすも。
タ型りロクク丙生回路のリミッタの出力を無１占号時に
回路が：冶振を持続出来る程度にろ波目ｊ烙の入力に正
帰羅を〃・け、入力信号のある場合は人力１．４号に１
ヒし正帰Ｉ！ｌｌＬ着は非常に小さいので、通常の単同
調リミッタ型クロック再生回路と同一の動作を行ない、
７７店１百号時にはループ回路の自走周波数で発振して
パルス幅の一定なりロック信号を出力することを′涛徽
とすも。
（ｅ） ”色町の夷晦例
以下、５発明の−Ｆこ施イ！１１につき図に従って説明
する。第３１′］は本発明の実７Ａｉ １＊ｌＪのクロ
ックドｆ生回ｉ１′にのブｏツク図で、ＰＳＫ変調波を
入力する場合の例である。
する。第３１′］は本発明の実７Ａｉ １＊ｌＪのクロ
ックドｆ生回ｉ１′にのブｏツク図で、ＰＳＫ変調波を
入力する場合の例である。
１ニー１中、７によ包絡線検波器、８は加算器１１１１
．９は単同調回路、１０は１６．圧比較器、１゛１は減
衰器を示す。
．９は単同調回路、１０は１６．圧比較器、１゛１は減
衰器を示す。
動作としては入力するＰＳＫｆｔａｌ波のティジタル信
号による包絡線信号を包絡線検波器７で求め、この（ｆ
ｉ号全全加算器８余介て単同調回路９に加え包絡２睡信
号以外を遮断し高利得の電圧比較器１０にて、この包絡
線信号と闇値電圧のＯレベルとを比較し、±１１ルベル
のクロック信号を出力きせることでクロック信号を再生
する。この場合、離圧比叡器１０の出力を減衰器１１を
弁して加算器８に正帰還になるように加えている。この
正帰還量ｌは、環１言号時単同調回路９．′幅圧比％Ｈ
’、４高１０゜減衰器１１．加−鐸器８よりなるループ
回路が発振を］１続−するノ（度に減衰器１１？調整し
ておく。この正ｎ１ｉ）遠景は電圧比１；！、器１０が
高利得で）るので包絡Ｉ腺検波！ｌｊ１．ｌ ７を介し
て加ｎ器８に入力する包絡線信号に比して−１１−常に
小さい。従って加算器８にて加１′）、された信号は包
路線検波器７を介して入力する（８号には１・１′浄し
く、上記説明の動作には影譬全及は訟ない。尚、無１３
号時には単同調回路９の自由振・ｆＪ）周波数（入力Ｐ
ＳＫ変調波のクロックの周波数に等しい）で屋−よる上
記ループ回路の自走周波数てループ回１６は発振を持続
する。従って、この周波りの２０２２１６号が出力され
る。従って、クロックイ３号のパルス幅も変らず、以後
に絖く關理回ｂｕが誤、＋１ｈ作を起こすことはない。
号による包絡線信号を包絡線検波器７で求め、この（ｆ
ｉ号全全加算器８余介て単同調回路９に加え包絡２睡信
号以外を遮断し高利得の電圧比較器１０にて、この包絡
線信号と闇値電圧のＯレベルとを比較し、±１１ルベル
のクロック信号を出力きせることでクロック信号を再生
する。この場合、離圧比叡器１０の出力を減衰器１１を
弁して加算器８に正帰還になるように加えている。この
正帰還量ｌは、環１言号時単同調回路９．′幅圧比％Ｈ
’、４高１０゜減衰器１１．加−鐸器８よりなるループ
回路が発振を］１続−するノ（度に減衰器１１？調整し
ておく。この正ｎ１ｉ）遠景は電圧比１；！、器１０が
高利得で）るので包絡Ｉ腺検波！ｌｊ１．ｌ ７を介し
て加ｎ器８に入力する包絡線信号に比して−１１−常に
小さい。従って加算器８にて加１′）、された信号は包
路線検波器７を介して入力する（８号には１・１′浄し
く、上記説明の動作には影譬全及は訟ない。尚、無１３
号時には単同調回路９の自由振・ｆＪ）周波数（入力Ｐ
ＳＫ変調波のクロックの周波数に等しい）で屋−よる上
記ループ回路の自走周波数てループ回１６は発振を持続
する。従って、この周波りの２０２２１６号が出力され
る。従って、クロックイ３号のパルス幅も変らず、以後
に絖く關理回ｂｕが誤、＋１ｈ作を起こすことはない。
この第３図の回ｉｖ６は２’＋Ｃ１図の回路と比較する
と、加算器８と誠は器１１が［１イ加したのみであシ、
減衰器１１は少数の抵抗の組合せで構成出来るし、第１
図と第２図の回路を用いた従来の回路に比し小規模な回
路構成になると共に、単同調リミッタ型クロック発生回
路の高速同期、安定動作、低価格の特徴を持っている。
と、加算器８と誠は器１１が［１イ加したのみであシ、
減衰器１１は少数の抵抗の組合せで構成出来るし、第１
図と第２図の回路を用いた従来の回路に比し小規模な回
路構成になると共に、単同調リミッタ型クロック発生回
路の高速同期、安定動作、低価格の特徴を持っている。
（ｆｊ 発明の萌芽
以上詳、？Ｉ“ＩＫ膠明せるｊｔｑ （本発明によれ１
４′、入力が無、”；号でもクロック信号を出力Ｉるの
でｊ、〕、に＾先く論理回路のし・動作かなく々るし、
又、（ル米無イ＾号時にクロック信号を出力する／こめ
にニ、１石相同期回路を追加していたが、本発５明によ
れ＋・−、、ｌわすかの部品の追加で済むので回路規懐
処を手肌（・・でよく、低価、箔にもなるし、又晶速同
紗も可能になる効果かある。
４′、入力が無、”；号でもクロック信号を出力Ｉるの
でｊ、〕、に＾先く論理回路のし・動作かなく々るし、
又、（ル米無イ＾号時にクロック信号を出力する／こめ
にニ、１石相同期回路を追加していたが、本発５明によ
れ＋・−、、ｌわすかの部品の追加で済むので回路規懐
処を手肌（・・でよく、低価、箔にもなるし、又晶速同
紗も可能になる効果かある。
ζ〜１図は従来側のクロック再生１す１路のブロック図
、第２図は位相ｌ■１期回路のブロック図、第３図（・
廿不発明の尭施白−１のクロック杓生回路のブロック図
で；））る。
、第２図は位相ｌ■１期回路のブロック図、第３図（・
廿不発明の尭施白−１のクロック杓生回路のブロック図
で；））る。
Claims (1)
- ディジタル信号による変調波から非線形操［１４により
クロック（１号成分を抽出し、該クロック信号成分を〕
市すＦ？＆器によりろ波した後リミッタを通してりｐツ
ク信号を再生するクロック再生回路において、討リミッ
タの出力をｉＪＦ波器の入力に正帰還し、入力が無（８
号時には該１［帰還をかけたループ回路を発掘状態にす
ることにより、無信号時でも該ループ回路の自走周波数
のクロック信号を出力することを特徴とするクロック再
生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117991A JPS5910049A (ja) | 1982-07-07 | 1982-07-07 | クロツク再生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117991A JPS5910049A (ja) | 1982-07-07 | 1982-07-07 | クロツク再生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5910049A true JPS5910049A (ja) | 1984-01-19 |
| JPH0134414B2 JPH0134414B2 (ja) | 1989-07-19 |
Family
ID=14725318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117991A Granted JPS5910049A (ja) | 1982-07-07 | 1982-07-07 | クロツク再生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910049A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3417083B2 (ja) | 1994-10-04 | 2003-06-16 | セイコーエプソン株式会社 | 携帯用無線機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112059A (en) * | 1979-02-22 | 1980-08-29 | Nec Corp | Clock extracting circuit |
-
1982
- 1982-07-07 JP JP57117991A patent/JPS5910049A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112059A (en) * | 1979-02-22 | 1980-08-29 | Nec Corp | Clock extracting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0134414B2 (ja) | 1989-07-19 |
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