JPS5910049A - クロツク再生方式 - Google Patents
クロツク再生方式Info
- Publication number
- JPS5910049A JPS5910049A JP57117991A JP11799182A JPS5910049A JP S5910049 A JPS5910049 A JP S5910049A JP 57117991 A JP57117991 A JP 57117991A JP 11799182 A JP11799182 A JP 11799182A JP S5910049 A JPS5910049 A JP S5910049A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- envelope curve
- adder
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明I寸時公判多元接続通信(以下TDMAと称す)
の信号のように無信号の状態が存在する3r・1借方式
の場合、小規模な回路で高速同期安定動作可能なりロッ
ク再生方式に関する。
の信号のように無信号の状態が存在する3r・1借方式
の場合、小規模な回路で高速同期安定動作可能なりロッ
ク再生方式に関する。
(b) 往来技術と間m点
第1図は仔、1(例のクロックb生回省のブロック図、
第2図は位相同期回路のプ0ツク図である。
第2図は位相同期回路のプ0ツク図である。
図中、■は非總形回路、2は戸波器、3はリミッタ、4
は位相検波器、5fdループフイルタ、6は電圧制御発
芽器を示す。
は位相検波器、5fdループフイルタ、6は電圧制御発
芽器を示す。
従来、クロック再生回路としては高速同期、安定・°σ
1作、低jlili格の為にJl同調リミッタ型といわ
れる第1図に示す如き回路が用いられている。第1図の
非線形回路1はディジタル信号による変調波からクロツ
ク1イ号成分を抽出する為の回路であり、そのU法は変
調方式tこより異なるが、例えば位相シフトキーインク
(以下PSKと称す)変調の場舒には包絡線検波器等が
用いられる。P波回路2(4位(υず扛を小さくするた
めに、一般に単同調回路が用いられる。リミッタ3は高
利得を必要とすること袴により、一般的に電圧比較器が
用いられている。第1図で動作を説明すると、入力した
ディジタル1言号による変調波から非線形回路1でクロ
ック信号成分を抽出し、泥波回路2にてクロック信号成
分以外を遮’t’Jjシ、リミッタ3に入力して、1E
14えば′lIi、圧比較器全比較器タとして使用し2
ている場合1は、入力した信号をO′F、J、圧の閾値
、−圧と比較して一定の振幅の再生されたクロック信号
を114力している。このようにして得られた再生され
たクロック信号を基準にして各種の論理操作が行なわれ
る。しかし、TDMAのように着信信号がない状態が存
在するような通信方式において(・よ、7r信信号がな
くなるとν波回路2は中心周波数で自由振11i5をし
て、その振幅は段々減衰して0に近づくが、この0に近
づいた時、入力する雑音によυリミッタ3の出力はパル
ス幅の異なったクロックを発生することがある。このた
め、以後に続く1埋回路が誤動作を起こす欠点があるこ
とが知られ1いる。この誤動作をさけるためには、従来
はリミッタ3の出力にさらに第2図に示す如き公知のも
L相同期回路(いわゆるPLL)が用いられている。
1作、低jlili格の為にJl同調リミッタ型といわ
れる第1図に示す如き回路が用いられている。第1図の
非線形回路1はディジタル信号による変調波からクロツ
ク1イ号成分を抽出する為の回路であり、そのU法は変
調方式tこより異なるが、例えば位相シフトキーインク
(以下PSKと称す)変調の場舒には包絡線検波器等が
用いられる。P波回路2(4位(υず扛を小さくするた
めに、一般に単同調回路が用いられる。リミッタ3は高
利得を必要とすること袴により、一般的に電圧比較器が
用いられている。第1図で動作を説明すると、入力した
ディジタル1言号による変調波から非線形回路1でクロ
ック信号成分を抽出し、泥波回路2にてクロック信号成
分以外を遮’t’Jjシ、リミッタ3に入力して、1E
14えば′lIi、圧比較器全比較器タとして使用し2
ている場合1は、入力した信号をO′F、J、圧の閾値
、−圧と比較して一定の振幅の再生されたクロック信号
を114力している。このようにして得られた再生され
たクロック信号を基準にして各種の論理操作が行なわれ
る。しかし、TDMAのように着信信号がない状態が存
在するような通信方式において(・よ、7r信信号がな
くなるとν波回路2は中心周波数で自由振11i5をし
て、その振幅は段々減衰して0に近づくが、この0に近
づいた時、入力する雑音によυリミッタ3の出力はパル
ス幅の異なったクロックを発生することがある。このた
め、以後に続く1埋回路が誤動作を起こす欠点があるこ
とが知られ1いる。この誤動作をさけるためには、従来
はリミッタ3の出力にさらに第2図に示す如き公知のも
L相同期回路(いわゆるPLL)が用いられている。
こうすることにより、通常はリミッタ3の出力のクロッ
ク信号に同期したクロックイ3号が電圧制御発(辰器6
より出力され、入力(i号がなくなれば電圧制御発振器
6の自走周波数のクロック信号が出力さ1′シることに
なり、クロックのパルス幅も一定なものが出力される。
ク信号に同期したクロックイ3号が電圧制御発(辰器6
より出力され、入力(i号がなくなれば電圧制御発振器
6の自走周波数のクロック信号が出力さ1′シることに
なり、クロックのパルス幅も一定なものが出力される。
しかし、この場81ま鴫圧制御111発振器6が同期す
る迄に時間がかかるし、又回路規模が大・盈くなる欠点
を持つ。
る迄に時間がかかるし、又回路規模が大・盈くなる欠点
を持つ。
(C) 発明の目的
本発明の目的(rよ上i己の欠点をなりシ、単同調リミ
ッタ型のクロック円虫回路の高速同期、安定動作、低動
格の特Q 疋そこなわず、小規模な回路で入力18号が
無信号になった場合でも、パルス幅の一定なりロック信
号を出力できるクロック再生方式の提供にある。
ッタ型のクロック円虫回路の高速同期、安定動作、低動
格の特Q 疋そこなわず、小規模な回路で入力18号が
無信号になった場合でも、パルス幅の一定なりロック信
号を出力できるクロック再生方式の提供にある。
(d) 発明の構成
本発明1d上記の目的を達成するために、単同調リミッ
タ型りロクク丙生回路のリミッタの出力を無1占号時に
回路が:冶振を持続出来る程度にろ波目j烙の入力に正
帰羅を〃・け、入力信号のある場合は人力1.4号に1
ヒし正帰I!llL着は非常に小さいので、通常の単同
調リミッタ型クロック再生回路と同一の動作を行ない、
77店1百号時にはループ回路の自走周波数で発振して
パルス幅の一定なりロック信号を出力することを′涛徽
とすも。
タ型りロクク丙生回路のリミッタの出力を無1占号時に
回路が:冶振を持続出来る程度にろ波目j烙の入力に正
帰羅を〃・け、入力信号のある場合は人力1.4号に1
ヒし正帰I!llL着は非常に小さいので、通常の単同
調リミッタ型クロック再生回路と同一の動作を行ない、
77店1百号時にはループ回路の自走周波数で発振して
パルス幅の一定なりロック信号を出力することを′涛徽
とすも。
(e) ”色町の夷晦例
以下、5発明の−Fこ施イ!11につき図に従って説明
する。第31′]は本発明の実7Ai 1*lJのクロ
ックドf生回i1′にのブoツク図で、PSK変調波を
入力する場合の例である。
する。第31′]は本発明の実7Ai 1*lJのクロ
ックドf生回i1′にのブoツク図で、PSK変調波を
入力する場合の例である。
1ニー1中、7によ包絡線検波器、8は加算器1111
.9は単同調回路、10は16.圧比較器、1゛1は減
衰器を示す。
.9は単同調回路、10は16.圧比較器、1゛1は減
衰器を示す。
動作としては入力するPSKftal波のティジタル信
号による包絡線信号を包絡線検波器7で求め、この(f
i号全全加算器8余介て単同調回路9に加え包絡2睡信
号以外を遮断し高利得の電圧比較器10にて、この包絡
線信号と闇値電圧のOレベルとを比較し、±11ルベル
のクロック信号を出力きせることでクロック信号を再生
する。この場合、離圧比叡器10の出力を減衰器11を
弁して加算器8に正帰還になるように加えている。この
正帰還量lは、環1言号時単同調回路9.′幅圧比%H
’、4高10゜減衰器11.加−鐸器8よりなるループ
回路が発振を]1続−するノ(度に減衰器11?調整し
ておく。この正n1i)遠景は電圧比1;!、器10が
高利得で)るので包絡I腺検波!lj1.l 7を介し
て加n器8に入力する包絡線信号に比して−11−常に
小さい。従って加算器8にて加1′)、された信号は包
路線検波器7を介して入力する(8号には1・1′浄し
く、上記説明の動作には影譬全及は訟ない。尚、無13
号時には単同調回路9の自由振・fJ)周波数(入力P
SK変調波のクロックの周波数に等しい)で屋−よる上
記ループ回路の自走周波数てループ回16は発振を持続
する。従って、この周波りの202216号が出力され
る。従って、クロックイ3号のパルス幅も変らず、以後
に絖く關理回buが誤、+1h作を起こすことはない。
号による包絡線信号を包絡線検波器7で求め、この(f
i号全全加算器8余介て単同調回路9に加え包絡2睡信
号以外を遮断し高利得の電圧比較器10にて、この包絡
線信号と闇値電圧のOレベルとを比較し、±11ルベル
のクロック信号を出力きせることでクロック信号を再生
する。この場合、離圧比叡器10の出力を減衰器11を
弁して加算器8に正帰還になるように加えている。この
正帰還量lは、環1言号時単同調回路9.′幅圧比%H
’、4高10゜減衰器11.加−鐸器8よりなるループ
回路が発振を]1続−するノ(度に減衰器11?調整し
ておく。この正n1i)遠景は電圧比1;!、器10が
高利得で)るので包絡I腺検波!lj1.l 7を介し
て加n器8に入力する包絡線信号に比して−11−常に
小さい。従って加算器8にて加1′)、された信号は包
路線検波器7を介して入力する(8号には1・1′浄し
く、上記説明の動作には影譬全及は訟ない。尚、無13
号時には単同調回路9の自由振・fJ)周波数(入力P
SK変調波のクロックの周波数に等しい)で屋−よる上
記ループ回路の自走周波数てループ回16は発振を持続
する。従って、この周波りの202216号が出力され
る。従って、クロックイ3号のパルス幅も変らず、以後
に絖く關理回buが誤、+1h作を起こすことはない。
この第3図の回iv6は2’+C1図の回路と比較する
と、加算器8と誠は器11が[1イ加したのみであシ、
減衰器11は少数の抵抗の組合せで構成出来るし、第1
図と第2図の回路を用いた従来の回路に比し小規模な回
路構成になると共に、単同調リミッタ型クロック発生回
路の高速同期、安定動作、低価格の特徴を持っている。
と、加算器8と誠は器11が[1イ加したのみであシ、
減衰器11は少数の抵抗の組合せで構成出来るし、第1
図と第2図の回路を用いた従来の回路に比し小規模な回
路構成になると共に、単同調リミッタ型クロック発生回
路の高速同期、安定動作、低価格の特徴を持っている。
(fj 発明の萌芽
以上詳、?I“IK膠明せるjtq (本発明によれ1
4′、入力が無、”;号でもクロック信号を出力Iるの
でj、〕、に^先く論理回路のし・動作かなく々るし、
又、(ル米無イ^号時にクロック信号を出力する/こめ
にニ、1石相同期回路を追加していたが、本発5明によ
れ+・−、、lわすかの部品の追加で済むので回路規懐
処を手肌(・・でよく、低価、箔にもなるし、又晶速同
紗も可能になる効果かある。
4′、入力が無、”;号でもクロック信号を出力Iるの
でj、〕、に^先く論理回路のし・動作かなく々るし、
又、(ル米無イ^号時にクロック信号を出力する/こめ
にニ、1石相同期回路を追加していたが、本発5明によ
れ+・−、、lわすかの部品の追加で済むので回路規懐
処を手肌(・・でよく、低価、箔にもなるし、又晶速同
紗も可能になる効果かある。
ζ〜1図は従来側のクロック再生1す1路のブロック図
、第2図は位相l■1期回路のブロック図、第3図(・
廿不発明の尭施白−1のクロック杓生回路のブロック図
で;))る。
、第2図は位相l■1期回路のブロック図、第3図(・
廿不発明の尭施白−1のクロック杓生回路のブロック図
で;))る。
Claims (1)
- ディジタル信号による変調波から非線形操[14により
クロック(1号成分を抽出し、該クロック信号成分を〕
市すF?&器によりろ波した後リミッタを通してりpツ
ク信号を再生するクロック再生回路において、討リミッ
タの出力をiJF波器の入力に正帰還し、入力が無(8
号時には該1[帰還をかけたループ回路を発掘状態にす
ることにより、無信号時でも該ループ回路の自走周波数
のクロック信号を出力することを特徴とするクロック再
生方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57117991A JPS5910049A (ja) | 1982-07-07 | 1982-07-07 | クロツク再生方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57117991A JPS5910049A (ja) | 1982-07-07 | 1982-07-07 | クロツク再生方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5910049A true JPS5910049A (ja) | 1984-01-19 |
JPH0134414B2 JPH0134414B2 (ja) | 1989-07-19 |
Family
ID=14725318
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57117991A Granted JPS5910049A (ja) | 1982-07-07 | 1982-07-07 | クロツク再生方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5910049A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3417083B2 (ja) | 1994-10-04 | 2003-06-16 | セイコーエプソン株式会社 | 携帯用無線機 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55112059A (en) * | 1979-02-22 | 1980-08-29 | Nec Corp | Clock extracting circuit |
-
1982
- 1982-07-07 JP JP57117991A patent/JPS5910049A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55112059A (en) * | 1979-02-22 | 1980-08-29 | Nec Corp | Clock extracting circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0134414B2 (ja) | 1989-07-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS63253741A (ja) | 位相同期ル−プ回路 | |
JPH10294649A (ja) | 周波数倍加回路 | |
WO1991016766A1 (en) | Clock recovery circuit without jitter peaking | |
KR960702233A (ko) | 다중 위상 동기 클럭 복원 회로(a multiple phase-lock-loop clock recovery circuit) | |
US6320424B1 (en) | Method of providing and circuit for providing phase lock loop frequency overshoot control | |
US6456165B1 (en) | Phase error control for phase-locked loops | |
US6842056B1 (en) | Cascaded phase-locked loops | |
JPS5835428B2 (ja) | 搬送波再生回路 | |
JPS6348471B2 (ja) | ||
JP2003152694A (ja) | データ・クロック再生装置 | |
JPS5910049A (ja) | クロツク再生方式 | |
JPS6144422B2 (ja) | ||
JPH04260239A (ja) | タイミング抽出回路 | |
Hill et al. | A digital implementation of a frequency steered phase locked loop | |
Bakar et al. | Fixed-Pole active PI filter design for high frequency nonlinear PLL models | |
JPH02252316A (ja) | ジッタシミュレーション機能付きpll回路 | |
JP2643766B2 (ja) | Pll回路 | |
JP3062179B1 (ja) | 冗長系クロック位相調整回路 | |
JPH0151104B2 (ja) | ||
JPH01198828A (ja) | フェーズロックドループ回路 | |
JPH09214332A (ja) | Pll回路 | |
JPH0621808A (ja) | クロック再生回路 | |
JP2581980B2 (ja) | ディジタル位相比較器 | |
JP2806661B2 (ja) | 二重ループ形pll回路 | |
JPS61196618A (ja) | 位相同期ル−プ回路 |