JPS5899865A - 多重化演算処理同期システム - Google Patents
多重化演算処理同期システムInfo
- Publication number
- JPS5899865A JPS5899865A JP56196855A JP19685581A JPS5899865A JP S5899865 A JPS5899865 A JP S5899865A JP 56196855 A JP56196855 A JP 56196855A JP 19685581 A JP19685581 A JP 19685581A JP S5899865 A JPS5899865 A JP S5899865A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic processing
- information exchange
- multiplexed
- cpu
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
- G06F11/1691—Temporal synchronisation or re-synchronisation of redundant processing components using a quantum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は同一の情報交換手段に接続されたｉルチ演算処
理装置を更に多重化するとともに各演算処理装置間の演
算処理同期を図ることに関する。
理装置を更に多重化するとともに各演算処理装置間の演
算処理同期を図ることに関する。
各種プラントの制御には演算処理装置（以下、ＣＰＵと
いう）を使用しているが、信頼性を高めるために同一の
機能を有する複数のＣＰＵシステムにするなど多重化が
行なわれる。また、プラントの機能の多様性に応じて機
能分散したＣＰＵシステムを採用し、こ孔らの複数のＣ
ＰＵ間に情報交換手段を設置し、各所にＣＰＵを配置し
たマルチＣＰＵシステムとすることが多い。特に高信頼
［６るいは高稼動率を要求される場合にはマルチＣＰＵ
システム自体を多重、化する。
いう）を使用しているが、信頼性を高めるために同一の
機能を有する複数のＣＰＵシステムにするなど多重化が
行なわれる。また、プラントの機能の多様性に応じて機
能分散したＣＰＵシステムを採用し、こ孔らの複数のＣ
ＰＵ間に情報交換手段を設置し、各所にＣＰＵを配置し
たマルチＣＰＵシステムとすることが多い。特に高信頼
［６るいは高稼動率を要求される場合にはマルチＣＰＵ
システム自体を多重、化する。
同一の演算処理を行なう多重化ＣＰＵは、同一の入力信
号を同じ条件のもとて同一の処理を行なうものである。
号を同じ条件のもとて同一の処理を行なうものである。
したがって複数のＣＰＵからは同一の出力が得られ、こ
の一致した出力を多重化マルチＣＰＵシステムの出力信
号として制御対象へと出力する。
の一致した出力を多重化マルチＣＰＵシステムの出力信
号として制御対象へと出力する。
しかし、ＣＰＵが入力信号を読みとるのに、多少時間的
なずれがあることや、ペースクロックのわずかなずれに
よ、９、ＣＰＵの処理は正常にもかかわらず、同一の処
理を行なう複数のＣＰＵの出力が一致しない場合が生じ
る。つまシ、複数のＣＰＵの同期が壊れた場合には、出
力信号として一致した信号がタイミング的に短かくなっ
たシ、出力不一致となシ、所足の動作が不可能となる。
なずれがあることや、ペースクロックのわずかなずれに
よ、９、ＣＰＵの処理は正常にもかかわらず、同一の処
理を行なう複数のＣＰＵの出力が一致しない場合が生じ
る。つまシ、複数のＣＰＵの同期が壊れた場合には、出
力信号として一致した信号がタイミング的に短かくなっ
たシ、出力不一致となシ、所足の動作が不可能となる。
このためデュアルアンド方式をあきらめ、デユープレッ
クス方式を採用する傾向にあった。しかし、きわめて高
度の信頼性、実時間性の要求されるシステムやＣＰＵを
利用して誤動作防止システムを構成したいという要望が
非常に強い分野もある。
クス方式を採用する傾向にあった。しかし、きわめて高
度の信頼性、実時間性の要求されるシステムやＣＰＵを
利用して誤動作防止システムを構成したいという要望が
非常に強い分野もある。
従来、この分野においては複数のＣＰＵの出力情報の一
致を保障するために、複数のＣＰＵに対する入力データ
の内容と入力タイミングを一致させることが必要となり
、同期し九クロックパルスを複数のＣＰＵへ供給し、各
クロック単位に同一の論理情報を処理する方法や特別な
入力制御装置を用いてＣＰ’Ｕ群の処理の同期をとる方
法が用いられている。このように多重系を構成するＣＰ
Ｕ群の入力データの一致を保障したシ、入力タイミング
を一致させるため、複雑かつ大規模な支援ハードウェア
を必要とする。
致を保障するために、複数のＣＰＵに対する入力データ
の内容と入力タイミングを一致させることが必要となり
、同期し九クロックパルスを複数のＣＰＵへ供給し、各
クロック単位に同一の論理情報を処理する方法や特別な
入力制御装置を用いてＣＰ’Ｕ群の処理の同期をとる方
法が用いられている。このように多重系を構成するＣＰ
Ｕ群の入力データの一致を保障したシ、入力タイミング
を一致させるため、複雑かつ大規模な支援ハードウェア
を必要とする。
しかし、このような方法を小型のＣＰＵ、特にマイクロ
コンピュータのようにＣＰＵの規模が小さなシステムに
適用しようとすると、ＣＰＵに対して同期のための特別
な装置が相対的に大きくな夛、信頼性、経済性の点で不
都合を生じる結果になる。特に信頼性の点では、ＣＰＵ
に比し、同期のための特別な装置の信頼性が悪く、全体
としてＣＰＵを多重系にする意味が全く失なわれる等の
本質的な問題を生じている。このため、このような分野
においては、共通ハードウェアを最小にした同期システ
ムの出現が不可欠な要素となっている。
コンピュータのようにＣＰＵの規模が小さなシステムに
適用しようとすると、ＣＰＵに対して同期のための特別
な装置が相対的に大きくな夛、信頼性、経済性の点で不
都合を生じる結果になる。特に信頼性の点では、ＣＰＵ
に比し、同期のための特別な装置の信頼性が悪く、全体
としてＣＰＵを多重系にする意味が全く失なわれる等の
本質的な問題を生じている。このため、このような分野
においては、共通ハードウェアを最小にした同期システ
ムの出現が不可欠な要素となっている。
本発明の目的は上記した従来技術の欠点を除去し、信頼
性を効果的に向上し、かつ構成を簡素化し得る多重化演
算処理同期システムを提供することにある。
性を効果的に向上し、かつ構成を簡素化し得る多重化演
算処理同期システムを提供することにある。
この目的を達成するために本発明は、多重化演算処理シ
ステムにおいて特定の同一の演算を行なうＣＰＵ間に第
２の情報交換手段を設け、これを利用してコマンド送受
信を行ない、入力データの取シ込み時刻を一致し、ある
いは第１の情報交換手段への出力タイ？ングも一致させ
ることによ〕、多重化演算処理システム全一コ同期化を
可能とし九ことを％徴とする。
ステムにおいて特定の同一の演算を行なうＣＰＵ間に第
２の情報交換手段を設け、これを利用してコマンド送受
信を行ない、入力データの取シ込み時刻を一致し、ある
いは第１の情報交換手段への出力タイ？ングも一致させ
ることによ〕、多重化演算処理システム全一コ同期化を
可能とし九ことを％徴とする。
第１段は本発明の一実施例を示したもので全二重系の例
をとｂ、Ａ、Ｂは各々のＣＰＵ間の情報交換を行なう第
１の情報交換手段（以下システムパスという）Ｄ、、Ｄ
、、Ｄ、はそれぞれ演算処理二重化装置であｊｉｂ、Ｃ
ＰＵの分散機能としてＤ８には入力データ取シ込み処理
％ ＤＩ ＊ ＤＩには外部へのデータ出力処理機能を
も持たせる。Ｄｓ。
をとｂ、Ａ、Ｂは各々のＣＰＵ間の情報交換を行なう第
１の情報交換手段（以下システムパスという）Ｄ、、Ｄ
、、Ｄ、はそれぞれ演算処理二重化装置であｊｉｂ、Ｃ
ＰＵの分散機能としてＤ８には入力データ取シ込み処理
％ ＤＩ ＊ ＤＩには外部へのデータ出力処理機能を
も持たせる。Ｄｓ。
ＤＩ ｅ Ｄ、においてＴＲＡｌ、ＴＲＡ２．ＴＲＡ３
、ＴＲＢＩ、ＴＲＢ２．ＴＲＢ５は各々送受信部、ＣＡ
Ｉ、ＣＡ２．ＣＡ３．ＣＢＩ、ＣＢ２゜ＣＢ３はＣＰＵ
、ＨＰＩは外部データ入力部、Ｏ２０、ＯＦ２は出力部
である。第１図において二重化装置の詳細構成を説明す
ると、送受信部においてＴＡＩ、ＴＡ２．ＴＡ３．ＴＢ
Ｉ、ＴＢ２．ＴＢ３は送信器、ＲＡＩ、ＲＡ２．ＲＡ３
．ＲＢＩ。
、ＴＲＢＩ、ＴＲＢ２．ＴＲＢ５は各々送受信部、ＣＡ
Ｉ、ＣＡ２．ＣＡ３．ＣＢＩ、ＣＢ２゜ＣＢ３はＣＰＵ
、ＨＰＩは外部データ入力部、Ｏ２０、ＯＦ２は出力部
である。第１図において二重化装置の詳細構成を説明す
ると、送受信部においてＴＡＩ、ＴＡ２．ＴＡ３．ＴＢ
Ｉ、ＴＢ２．ＴＢ３は送信器、ＲＡＩ、ＲＡ２．ＲＡ３
．ＲＢＩ。
ＲＢ２．ＲＢ３は受信器、ＳＡＩ、ＳＡ２，８Ａ３、Ｓ
ＢＩ、ＳＢ２．ＳＢ２は切り替えスイッチである。第１
図において各々の二重化装置の送受信部は、送信部は片
系システムバスのみに接続し、受信部は切シ替え可能と
し両系バスに接続される。
ＢＩ、ＳＢ２．ＳＢ２は切り替えスイッチである。第１
図において各々の二重化装置の送受信部は、送信部は片
系システムバスのみに接続し、受信部は切シ替え可能と
し両系バスに接続される。
これは複数のＣＰＵが同一の機能を有する場合、同一シ
ステムバスに対し送信すると受信側は同一のデータを複
数回受信することとなシバス効率の低下につながる。ま
た、受信側は任意のシステムバスよシ受偏することが可
能□であるが、健全時の切シ替えスイッチは自系送信デ
ータもシステムバスより受信できるように優先的に制御
（自系送信監視制御）シ、受信異常があった場合には他
系のバスから受信できるように切シ替え制御する。すな
わち正常時には切換スイッチＳＡＩ、８Ａ２゜８Ａ３は
Ａ系パス側に接続され、Ａ系バス異常時にはＢ系パス側
よシ受信する。一方、切り替えスイッチＳＢＩ、ＳＢ２
．ＳＢ３はＢ系バス側に接続され、Ｂ系バス異常時には
Ａ系バス側よシ受信する。従って正常時においてＣＡＬ
のシステムバスへの送信出力はＣＡＬ→ＴＡＩ→Ａ→各
受信器ＲＡ２．ＲＡ３→各ＣＰＵＣＡ２．ＣＡ３のよう
に伝達され、ＣＢ１のシステムバスへの送信出力はＣＢ
Ｉ→ＴＢＩ→Ｂ→各受信器ＲＢ２．ＲＢ３→各ＣＰＵＣ
Ｂ２．ＣＢ３のように伝達される。
ステムバスに対し送信すると受信側は同一のデータを複
数回受信することとなシバス効率の低下につながる。ま
た、受信側は任意のシステムバスよシ受偏することが可
能□であるが、健全時の切シ替えスイッチは自系送信デ
ータもシステムバスより受信できるように優先的に制御
（自系送信監視制御）シ、受信異常があった場合には他
系のバスから受信できるように切シ替え制御する。すな
わち正常時には切換スイッチＳＡＩ、８Ａ２゜８Ａ３は
Ａ系パス側に接続され、Ａ系バス異常時にはＢ系パス側
よシ受信する。一方、切り替えスイッチＳＢＩ、ＳＢ２
．ＳＢ３はＢ系バス側に接続され、Ｂ系バス異常時には
Ａ系バス側よシ受信する。従って正常時においてＣＡＬ
のシステムバスへの送信出力はＣＡＬ→ＴＡＩ→Ａ→各
受信器ＲＡ２．ＲＡ３→各ＣＰＵＣＡ２．ＣＡ３のよう
に伝達され、ＣＢ１のシステムバスへの送信出力はＣＢ
Ｉ→ＴＢＩ→Ｂ→各受信器ＲＢ２．ＲＢ３→各ＣＰＵＣ
Ｂ２．ＣＢ３のように伝達される。
一方、ＣＡ２の送信出力は°ＣＡ２→ＴＡ２→Ａ→各受
信器ＲＡＩ、ＲＡ３→各ＣＰｔＪＣＡｔ、ＣＡ３のよう
に伝達され、ＣＢ２の送信出力はＣＢ２→ＴＢ２→Ｂ→
各受信器ＲＢＩ、ＲＢ３→各ＣＰＵＣＢＩ、ＣＢ３の上
らに伝達される。このように本システムにおいて、シス
テムバスを介した情報交換方式としては、同一バスに接
続された全ＣＰＵが同一送信データを同時に受信できる
ブロードキャスティング方式を採用している。
信器ＲＡＩ、ＲＡ３→各ＣＰｔＪＣＡｔ、ＣＡ３のよう
に伝達され、ＣＢ２の送信出力はＣＢ２→ＴＢ２→Ｂ→
各受信器ＲＢＩ、ＲＢ３→各ＣＰＵＣＢＩ、ＣＢ３の上
らに伝達される。このように本システムにおいて、シス
テムバスを介した情報交換方式としては、同一バスに接
続された全ＣＰＵが同一送信データを同時に受信できる
ブロードキャスティング方式を採用している。
本発明においては複数の二重化装置のうちある特定の二
重化装置（第１図のｎｔ ）は、第２の情報交換手段Ｅ
が設けられておシ、この二重化装置ＤＩがシステム全体
に対する時報通報の役割つまシシステム同期化を果たす
、このＥを有する特定の二重化装置ＤＩがシステムバス
Ａ、Ｂに対して同期送信する方法を第２図を用いて説明
する。
重化装置（第１図のｎｔ ）は、第２の情報交換手段Ｅ
が設けられておシ、この二重化装置ＤＩがシステム全体
に対する時報通報の役割つまシシステム同期化を果たす
、このＥを有する特定の二重化装置ＤＩがシステムバス
Ａ、Ｂに対して同期送信する方法を第２図を用いて説明
する。
第２因はＥによって接続された１組のＣＰＵＣＡｌ、Ｃ
ＢＩの動作モードを示す。同図において左側の動作モー
ドはＣＡＬ、右側はＣＢＩの動作モードであシ、２つの
ＣＰＵ間のコマンド信号伝送には第２の情報交換手段Ｅ
が用いられる。第２図において正常時の動作モードを説
明すると、まずＣＡＩは図示せぬタイマーによシ一定周
期ごとにプログラムの起動がかかシ、コマンド信号Ｃ１
を送信する。Ｅを介してＣＢＩはＣ１を受信し、レスポ
ンスコマンド信号Ｒ１をＣＡＩに返信する。
ＢＩの動作モードを示す。同図において左側の動作モー
ドはＣＡＬ、右側はＣＢＩの動作モードであシ、２つの
ＣＰＵ間のコマンド信号伝送には第２の情報交換手段Ｅ
が用いられる。第２図において正常時の動作モードを説
明すると、まずＣＡＩは図示せぬタイマーによシ一定周
期ごとにプログラムの起動がかかシ、コマンド信号Ｃ１
を送信する。Ｅを介してＣＢＩはＣ１を受信し、レスポ
ンスコマンド信号Ｒ１をＣＡＩに返信する。
Ｅを介し九〇 Ｂ １”から０人１の伝送時間は予じめ
知シ得るから、それを計算に入れＣＢＩはレスポンスコ
マンド信号Ｒ１を返信した後、外部データ取シ込み処理
を行なう。またＣＡＩはＲ１受信後、すぐに外部データ
取り込み処理を行なう。これら一連のコマンド信号′の
授受によシ外部データの取シ込み時刻をＣＡＩとＣＢＩ
において同時刻とでき、本システム全体として外部よシ
取シ込むデータは同一のデータを取シ込むことが可能と
なる。
知シ得るから、それを計算に入れＣＢＩはレスポンスコ
マンド信号Ｒ１を返信した後、外部データ取シ込み処理
を行なう。またＣＡＩはＲ１受信後、すぐに外部データ
取り込み処理を行なう。これら一連のコマンド信号′の
授受によシ外部データの取シ込み時刻をＣＡＩとＣＢＩ
において同時刻とでき、本システム全体として外部よシ
取シ込むデータは同一のデータを取シ込むことが可能と
なる。
次に各々のＣＰＵＣＡｌ、ＣＢＩは入力したデータの処
理を行、ない、各々システムバスＡ、Ｈの占有処理を行
なう。ＣＡＩはシステムバスＡの占有を完了すると再度
ＣＢＩに対してコマンド信号Ｃ２をＥを介して送信する
。ＣＤＩはシステムバスＢを占有できるとレスポンス信
号Ｒ２をＣＡＩに送信する。この時前述し九ようにＣＢ
Ｉはレスポンス信号Ｒ２の送信、ＣＡ１はＲ２の受信時
において演算の同期を行ない、データを送信器ＴＡ１、
ＴＢＩを介してシステムバスヘデータ放出を行なう、従
って演算同期のとれたデータをシステムバスＡ、Ｂに送
シ出す。
理を行、ない、各々システムバスＡ、Ｈの占有処理を行
なう。ＣＡＩはシステムバスＡの占有を完了すると再度
ＣＢＩに対してコマンド信号Ｃ２をＥを介して送信する
。ＣＤＩはシステムバスＢを占有できるとレスポンス信
号Ｒ２をＣＡＩに送信する。この時前述し九ようにＣＢ
Ｉはレスポンス信号Ｒ２の送信、ＣＡ１はＲ２の受信時
において演算の同期を行ない、データを送信器ＴＡ１、
ＴＢＩを介してシステムバスヘデータ放出を行なう、従
って演算同期のとれたデータをシステムバスＡ、Ｂに送
シ出す。
一方、他のＣＰＵはシステムバスＡ、Ｂを介して同時Ｋ
Ｄ、からの情報を受信し、受信完了と同時に各ＣＰＵと
も演算処理を開始する。つｔ、ｂ全ＣＰＵが同時に演算
を開始することが可能となる。
Ｄ、からの情報を受信し、受信完了と同時に各ＣＰＵと
も演算処理を開始する。つｔ、ｂ全ＣＰＵが同時に演算
を開始することが可能となる。
第３図は全ＣＰＵの動作処理内容のタイムチャートを示
した図で、図中ＴＡ、ＴＢは第２の手段Ｅを備えた二重
化装置のシステムバスへの送信処理でＡ系の送信処理は
ＴＡ、Ｂ系の送信処理はＴＢであシ、他のＣＰＵＫ関し
てはＣＡＩ、ＣＤＩからシステムバスを介してデータを
受信する受信処理をＲＡ、ＲＢとする。またＣＡＩ、Ｃ
ＢＩの演算処理をＡＰＩＡ、ＡＰＩＢとし同様にＣＡ２
゜ＣＡ３．ＣＢ２．ＣＤ３の演算処理をＡＰ２Ａ。
した図で、図中ＴＡ、ＴＢは第２の手段Ｅを備えた二重
化装置のシステムバスへの送信処理でＡ系の送信処理は
ＴＡ、Ｂ系の送信処理はＴＢであシ、他のＣＰＵＫ関し
てはＣＡＩ、ＣＤＩからシステムバスを介してデータを
受信する受信処理をＲＡ、ＲＢとする。またＣＡＩ、Ｃ
ＢＩの演算処理をＡＰＩＡ、ＡＰＩＢとし同様にＣＡ２
゜ＣＡ３．ＣＢ２．ＣＤ３の演算処理をＡＰ２Ａ。
ＡＰ３Ａ、ＡＰ２Ｂ、ＡＰ３Ｂとする。ＡＰ２Ａ。
ＡＰ３Ａ、ＡＰ２Ｂ、ＡＰ３Ｂ中には外部へのデータ出
力処理ＤＯ２Ａ、ＤＯ３Ａ、Ｄ０２Ｂ、Ｄ０３Ｂが含ま
れ、出力データは高信頼性を確保するため、Ａ系とＢ系
との論理積をとる。
力処理ＤＯ２Ａ、ＤＯ３Ａ、Ｄ０２Ｂ、Ｄ０３Ｂが含ま
れ、出力データは高信頼性を確保するため、Ａ系とＢ系
との論理積をとる。
第３図においてまず、Ａ系システムではＣＡ１が一定時
間ごとにＴＡ処理を実行し、システムパスに対して演算
結果を送信し、送信終了（を−と同時に演算を開始する
。一方システムバスＡに接続され九ＣＰＵ、ＣＡ２．Ｃ
Ａ３は時刻ｔ１ と同時にシステムバスよシ受信を開始
し、受信終了時刻１．と同時に演算を開始する。一方、
Ｂ系に関してもＣＤＩは第２の手段Ｅを介して前述通り
、ＣＡＩと同期送信でき、時刻ｔ１にはシステムバスＢ
に対し送信開始し、ＣＢ２．ＣＤ３はＣＢＩからのデー
タを同時（ｔｌ）に受信し、受信処理の終了する時刻ｔ
、より演算を開始する。つまシ時刻ｔ、において全ＣＰ
Ｕが同時に演算を開始する。
間ごとにＴＡ処理を実行し、システムパスに対して演算
結果を送信し、送信終了（を−と同時に演算を開始する
。一方システムバスＡに接続され九ＣＰＵ、ＣＡ２．Ｃ
Ａ３は時刻ｔ１ と同時にシステムバスよシ受信を開始
し、受信終了時刻１．と同時に演算を開始する。一方、
Ｂ系に関してもＣＤＩは第２の手段Ｅを介して前述通り
、ＣＡＩと同期送信でき、時刻ｔ１にはシステムバスＢ
に対し送信開始し、ＣＢ２．ＣＤ３はＣＢＩからのデー
タを同時（ｔｌ）に受信し、受信処理の終了する時刻ｔ
、より演算を開始する。つまシ時刻ｔ、において全ＣＰ
Ｕが同時に演算を開始する。
ＡＰ２人、ＡＰ２Ｂは同一の処理内容のため、時刻ｔ、
に同時に演算を開始すると時刻ｔＤ、には同時に出力が
可能となり、同様に時刻”Ｄａには、ＤＯ３Ａ、ＤＯ３
Ｂにおいて同時に出力を行ない、Ａ、Ｂ両システムから
同期化した同一のデータを外部へ出力できる。
に同時に演算を開始すると時刻ｔＤ、には同時に出力が
可能となり、同様に時刻”Ｄａには、ＤＯ３Ａ、ＤＯ３
Ｂにおいて同時に出力を行ない、Ａ、Ｂ両システムから
同期化した同一のデータを外部へ出力できる。
まえ、各々のＣ＝Ｐ Ｕの演算処理時間は処理内容によ
シ異なシ、また同一の処理内容を実行しても基本クロッ
クの微妙な違いによシ処理時間がわずかにずれてくる。
シ異なシ、また同一の処理内容を実行しても基本クロッ
クの微妙な違いによシ処理時間がわずかにずれてくる。
＃Ｉ３図において各々のＣ−Ｐυの演算処理は時刻ｔ、
〜ｔ、の間に終了するが、一定時間Ｔを経過すると、時
刻ｔ、における各々のＣＰＵの状態は時刻ｔ１と同一の
処理となるため、各ＣＰＵの演算開始時刻が再び同一に
なル、各々のＣＰＵのクロック誤差によシ生ずる演算時
間の差は累積されず、本システムは必ず一定周期Ｔ。
〜ｔ、の間に終了するが、一定時間Ｔを経過すると、時
刻ｔ、における各々のＣＰＵの状態は時刻ｔ１と同一の
処理となるため、各ＣＰＵの演算開始時刻が再び同一に
なル、各々のＣＰＵのクロック誤差によシ生ずる演算時
間の差は累積されず、本システムは必ず一定周期Ｔ。
間隔で同期されたデータを出力することができる。
また、本システムにおいてり、からの情報をシステムパ
スを介して伝送している時間以外はシステムバスを使用
してＤ８とり、相互間の情報交換を自由に行なえる。し
かし再び、ＤＩからの情報を受信できるように時刻ｔ、
には必ず全ＣＰＵが送信を終了し、受信状態となってい
ることが必要である。つま、９ＣＡ１で設定される一定
時間はシステム全体の一周期Ｔと等しくなるが、時刻ｔ
。
スを介して伝送している時間以外はシステムバスを使用
してＤ８とり、相互間の情報交換を自由に行なえる。し
かし再び、ＤＩからの情報を受信できるように時刻ｔ、
には必ず全ＣＰＵが送信を終了し、受信状態となってい
ることが必要である。つま、９ＣＡ１で設定される一定
時間はシステム全体の一周期Ｔと等しくなるが、時刻ｔ
。
には全てのＣＰＵが演算を終了していることを条件とす
るのでＴは次式の制限をもつ。
るのでＴは次式の制限をもつ。
１２Ｍ−（Ｔｓ）十α
ここでＴｓは各ＣＰＵにおける演算処理時間であシ、Ｍ
、、（Ｔ鳳）は各ＣＰＵにおけるＴＩの中で最長の処理
時間のものを示す（第３図ではＴｚはｔ、〜ｔ、の時間
に和尚し、Ｍ −ｘ （Ｔ ｓ）はｔ、である）、ｔた
αは各ＣＰＵの受信処理、送信処理、オペレーティング
システムの処理時間を加え九時閣である。
、、（Ｔ鳳）は各ＣＰＵにおけるＴＩの中で最長の処理
時間のものを示す（第３図ではＴｚはｔ、〜ｔ、の時間
に和尚し、Ｍ −ｘ （Ｔ ｓ）はｔ、である）、ｔた
αは各ＣＰＵの受信処理、送信処理、オペレーティング
システムの処理時間を加え九時閣である。
次に多重系の゛共通部分である第２の情報交換手段Ｅを
有し、時刻通報の役割シを釆すり、に不具合が生じた場
合について説明する。
有し、時刻通報の役割シを釆すり、に不具合が生じた場
合について説明する。
第２のバスＥを有する特定の二重化ＣＰＵ、Ｄ。
の一方のＣＰＵがダウ／し九場合にはり、として片系運
転へと移行する。ＣＰＵがダウンした系のシステムパス
ＫＪ［され九〇ＰＵは、システムバスからの情報が受信
できないため、すべて正常系システムバスからの受信に
切シ替え、正常系からの情報を受信して演算処理を継続
する。この場合は同一の情報ＣＤＩ中正常系のＣＰＵか
らの情報だけ）を全てのＣＰＵが同時受信しているため
、非同期演算となることはない。
転へと移行する。ＣＰＵがダウンした系のシステムパス
ＫＪ［され九〇ＰＵは、システムバスからの情報が受信
できないため、すべて正常系システムバスからの受信に
切シ替え、正常系からの情報を受信して演算処理を継続
する。この場合は同一の情報ＣＤＩ中正常系のＣＰＵか
らの情報だけ）を全てのＣＰＵが同時受信しているため
、非同期演算となることはない。
また、第２の手段Ｅによるコマンド送受信制御が不可能
となった場合を説明する。第２図において、ＣＡＩＦｉ
：ｆｆマントＣ１を送信後、レスポンス受信を所定の時
間待つ。しかし所定の時間を経過した後もレスポンス信
号を受信できない場合は再びコマンドを送信し、再試行
を行なう。一方、ＣＢ１も所定の時間経過後コマンドＣ
１を受信できなければ再試行処理へ移行する０次に、再
試行を失敗した場合には両系の非同期送信をシステムバ
スに対して行なわないために片系をダウンさせ、第２の
手段を持たないすべてのＣＰＵは、ＤＩのうち残ってい
るＣＰＵから情報を受信する。つまシステムバスに対し
ては片系ＣＰＵダウンの場合も、共通部である第２の情
報手段の異常に関しても、決して非同期送信を行なわな
いように制御でき、共通部の異常が外部に対しての誤動
作につながらないシステム構成となっている。
となった場合を説明する。第２図において、ＣＡＩＦｉ
：ｆｆマントＣ１を送信後、レスポンス受信を所定の時
間待つ。しかし所定の時間を経過した後もレスポンス信
号を受信できない場合は再びコマンドを送信し、再試行
を行なう。一方、ＣＢ１も所定の時間経過後コマンドＣ
１を受信できなければ再試行処理へ移行する０次に、再
試行を失敗した場合には両系の非同期送信をシステムバ
スに対して行なわないために片系をダウンさせ、第２の
手段を持たないすべてのＣＰＵは、ＤＩのうち残ってい
るＣＰＵから情報を受信する。つまシステムバスに対し
ては片系ＣＰＵダウンの場合も、共通部である第２の情
報手段の異常に関しても、決して非同期送信を行なわな
いように制御でき、共通部の異常が外部に対しての誤動
作につながらないシステム構成となっている。
以上、本発明によれば、複数の多重化演算処理装置にお
ｈて一組の特定の多重化演算処理装置について、システ
ムバスへの出力タイミングの同期化を図るのみで、入力
域シ込み時刻も同期し、多重化演算処理システム全体を
同期状態とし得る。
ｈて一組の特定の多重化演算処理装置について、システ
ムバスへの出力タイミングの同期化を図るのみで、入力
域シ込み時刻も同期し、多重化演算処理システム全体を
同期状態とし得る。
しかも従来の同期システムと異なシ、共通部は情報交換
手段である第２のパスのみであり、シかも共通部に不具
合が生じても同期演算を継続できるシステムとなってい
る。また、他系の故障が正常系の処理に影響を及はさな
い互いに独立の演算処理装置を多重化した形となってお
シ、高信頼性のシステムを実現できる効果がある。
手段である第２のパスのみであり、シかも共通部に不具
合が生じても同期演算を継続できるシステムとなってい
る。また、他系の故障が正常系の処理に影響を及はさな
い互いに独立の演算処理装置を多重化した形となってお
シ、高信頼性のシステムを実現できる効果がある。
また、多重化演算処理装置の増設の場合でも、格別な装
置を要せず、増設に伴う同期のための装置も必要ない。
置を要せず、増設に伴う同期のための装置も必要ない。
以上の実例においてはシステムバスを二重化し、二重化
されたＣＰＵを各々のシステムバスに接続する例で示し
たが、同様の演算処理を二重系以上の多重系のシステム
バス、ＣＰＵを使用する際でも行なえることは言うまで
もない。
されたＣＰＵを各々のシステムバスに接続する例で示し
たが、同様の演算処理を二重系以上の多重系のシステム
バス、ＣＰＵを使用する際でも行なえることは言うまで
もない。
また、二重化装置Ｄ８はシステムバスに接続されたＣＰ
Ｕに関し、時報通報の役割を果たしているが、第２の情
報交換手段をり、ｔたはり、などに持たせることによシ
、この機能を他の二重化装置り、ｔたはり、などが所有
することも可能である。
Ｕに関し、時報通報の役割を果たしているが、第２の情
報交換手段をり、ｔたはり、などに持たせることによシ
、この機能を他の二重化装置り、ｔたはり、などが所有
することも可能である。
を九、本発明では第２の情報伝送手段を介してコ１ンド
送受信を行なっているが、情報交換手段を用いて入出力
データを全ビット照合するシステムも実現できる。この
場合、ソフト照合の時間が大きくなシ、演算処理時間が
延びるが、ハードウェア構成は本発明と同一の構成とな
る。
送受信を行なっているが、情報交換手段を用いて入出力
データを全ビット照合するシステムも実現できる。この
場合、ソフト照合の時間が大きくなシ、演算処理時間が
延びるが、ハードウェア構成は本発明と同一の構成とな
る。
第１図は全二重化演算処理同期装置の実施例におけるシ
ステム構成図、第２図は第２の情報交換手段を有するあ
る特定の組のＣＰＵにおけるシステムバスへの送信出力
同期方法１４７２図、第３図は全ＣＰＵの動作処理内容
のタイムチャート。 Ｄｓ 、Ｄｔ −Ｄｓ・・・演算処理二重化装置、Ａ、
Ｂ第１頁の続き ＠発明 者 溝口強 日立重大みか町５丁目２番１号 株式会社日立製作所大みか工場
ステム構成図、第２図は第２の情報交換手段を有するあ
る特定の組のＣＰＵにおけるシステムバスへの送信出力
同期方法１４７２図、第３図は全ＣＰＵの動作処理内容
のタイムチャート。 Ｄｓ 、Ｄｔ −Ｄｓ・・・演算処理二重化装置、Ａ、
Ｂ第１頁の続き ＠発明 者 溝口強 日立重大みか町５丁目２番１号 株式会社日立製作所大みか工場
Claims (1)
- 【特許請求の範囲】 １、ｎ台の演算処理装置と該ｎ台の演算処理装置間で相
互に情報の授受を行なう第１の情報交換手段を備えるマ
ルチ演算処理システムを複数組用いて多重化し、該多重
化された各組の演算処理装置のうち同一処理を実行する
任意の一組の間で相互に情報の授受を行なう第２の情報
交換手段を持ち、該第２の手段を有する一組の演算処理
装置は第２の手段を用いることによシ、演算処理の同期
を図９、他方第２の手段を持たない演算処理装置は第１
の手段を介して得られる該第２の手段を持つ組の演算処
理装置からの情報に同期して演算処理を開始することを
特徴とする多重化演算処理同期システム。 ２、第１項記載の多重化演算処理同期システムにおいて
、第２の手段を備える一組の演算処理装置は、該第２の
手段によシ、該多重化マルチ演算処理装置システムへの
外部入力の入力数シ込み時刻をも一致せしめることを可
能とした多重化演算処理同期システム。 ３、第１項記載の多重化演算処理同期システム−おいて
、第２の手段を備えた一組の演算処理装置は、一定時間
の間隔ごとに演算データをＩｇｌの情報交換手段へ送信
し、残シの演算処理装置は、第２の手段を備えた演算処
理装置からのデータ受信後、第１の情報交換手段へデー
タ送信を開始するとともに、前記の一定時間は他の全て
の演算処理装置が第１の情報交換手段へのデータ送信完
了に要する時間よシも長く設定された仁とを特徴とする
多重化演算処理同期システム。 ４、第１項記載の多重化演算処理同期システムにおいて
、第２の情報交換手段を備える多重化演算処理装置の一
方の演算処理装置は、他方の演算処理装置に対し、第２
の手段を用いてコマンド信号を送出し、他方の演算処理
装置はコマンド信号の受信に応じてレスポンス信号を送
出するとともに、この返信にもじて第１の情報交換手段
へのデータ送出を行ない、一方の演算処理装置はレスポ
ンス信号の受信と同時に第１の情報交換手段へのデータ
退出を行なうことを特徴とする多重化演算処理同期シス
テム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196855A JPS5899865A (ja) | 1981-12-09 | 1981-12-09 | 多重化演算処理同期システム |
| EP82111353A EP0081238B1 (en) | 1981-12-09 | 1982-12-08 | Multi-computer system |
| DE8282111353T DE3279941D1 (en) | 1981-12-09 | 1982-12-08 | Multi-computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196855A JPS5899865A (ja) | 1981-12-09 | 1981-12-09 | 多重化演算処理同期システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5899865A true JPS5899865A (ja) | 1983-06-14 |
| JPS6246028B2 JPS6246028B2 (ja) | 1987-09-30 |
Family
ID=16364773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56196855A Granted JPS5899865A (ja) | 1981-12-09 | 1981-12-09 | 多重化演算処理同期システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0227467A (ja) * | 1988-07-16 | 1990-01-30 | Fuji Electric Co Ltd | 演算装置間の同期方法 |
| DE112015007095T5 (de) | 2015-12-03 | 2018-07-26 | Mitsubishi Electric Corporation | Multiplexsystem |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3965699B2 (ja) * | 2005-01-31 | 2007-08-29 | 横河電機株式会社 | 情報処理装置および情報処理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547833A (en) * | 1977-06-21 | 1979-01-20 | Mitsubishi Electric Corp | Dual computer system |
| JPS5528124A (en) * | 1978-08-15 | 1980-02-28 | Nippon Telegr & Teleph Corp <Ntt> | Synchronizing running system |
-
1981
- 1981-12-09 JP JP56196855A patent/JPS5899865A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547833A (en) * | 1977-06-21 | 1979-01-20 | Mitsubishi Electric Corp | Dual computer system |
| JPS5528124A (en) * | 1978-08-15 | 1980-02-28 | Nippon Telegr & Teleph Corp <Ntt> | Synchronizing running system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0227467A (ja) * | 1988-07-16 | 1990-01-30 | Fuji Electric Co Ltd | 演算装置間の同期方法 |
| DE112015007095T5 (de) | 2015-12-03 | 2018-07-26 | Mitsubishi Electric Corporation | Multiplexsystem |
| DE112015007095B4 (de) * | 2015-12-03 | 2018-11-22 | Mitsubishi Electric Corporation | Multiplexsystem |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6246028B2 (ja) | 1987-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5349654A (en) | Fault tolerant data exchange unit | |
| US7487377B2 (en) | Method and apparatus for fault tolerant time synchronization mechanism in a scaleable multi-processor computer | |
| JPS5935057B2 (ja) | マルチ構成可能なモジユ−ル処理装置 | |
| US4569017A (en) | Duplex central processing unit synchronization circuit | |
| EP0797881A1 (en) | Communications network, a dual mode data transfer system therefor | |
| JPS5899865A (ja) | 多重化演算処理同期システム | |
| US4885740A (en) | Digital signal switch | |
| JPH0424702A (ja) | 制御システム | |
| JP3694987B2 (ja) | 三重系フォールトトレラントシステム | |
| JP3773959B2 (ja) | フレーム同期 | |
| JP2000330811A (ja) | ビザンチン式アルゴリズムに従う論理ユニット、この種の論理ユニットを有する計算機ユニット、これらの論理ユニットまたはこれらの計算機ユニットから成る複合系、及びこの種の複合系を動作させるための方法 | |
| JPS59188257A (ja) | 信号伝送方式 | |
| JPS6384228A (ja) | クロック同期データ伝送方式 | |
| JPS6359184B2 (ja) | ||
| SU1457643A1 (ru) | Мажоритарно-резервированна магистральна модульна вычислительна система | |
| JPS63314097A (ja) | ディジタル電気通信交換装置用の同期化配列 | |
| RU1819116C (ru) | Трехканальная резервированная система | |
| JP2703277B2 (ja) | データプロセツサの同期回路装置 | |
| SU1109730A1 (ru) | Устройство дл сопр жени с микропроцессором | |
| JPS5880949A (ja) | 多重伝送方式 | |
| US20020163369A1 (en) | Operating method for two data buses | |
| JP3893873B2 (ja) | 二重化プロセッサ交絡システム | |
| JPH0395660A (ja) | 複数中央処理装置システムにおけるシステム時刻設定方式 | |
| PT77304A (en) | Synchronization apparatus in transmiting information a simplex bus | |
| JPS648380B2 (ja) |