JPS5886724A - 電極および配線の製造方法 - Google Patents
電極および配線の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は数種類の金属膜からなる多層構造の電極または
配線に関し、特にマイクロ波相シlットキ障壁ゲート型
電界効果トランジスタの半導体上に設けられるゲート電
極、または集積回路部品などに用いられる絶縁体上の配
線などに適した多層膜からなる電極および配線の製造方
法に関する。
配線に関し、特にマイクロ波相シlットキ障壁ゲート型
電界効果トランジスタの半導体上に設けられるゲート電
極、または集積回路部品などに用いられる絶縁体上の配
線などに適した多層膜からなる電極および配線の製造方
法に関する。
各種半導体装置における電極および配線の形成は極めて
重要である。
重要である。
以下、説明を簡単化するために半導体材料としてGaA
sを用いたシlットキ障壁ゲート型電界効果トランジス
タ(以下単にFETと呼ぶ)の場合について説明する。
sを用いたシlットキ障壁ゲート型電界効果トランジス
タ(以下単にFETと呼ぶ)の場合について説明する。
通常GaAsを用いたPETは、高抵抗半導体基板上に
形成されたnfi半導体層の表面にオーミック接触する
ソース電極およびドレイン電極とシ嘗ットキ接触するゲ
ート電極とへらなり、ゲート電極によシ、ソース及びド
レイン屯極間のチャンネル層のコンダクタンスを変化さ
せるものである。
形成されたnfi半導体層の表面にオーミック接触する
ソース電極およびドレイン電極とシ嘗ットキ接触するゲ
ート電極とへらなり、ゲート電極によシ、ソース及びド
レイン屯極間のチャンネル層のコンダクタンスを変化さ
せるものである。
このようなPETのゲート電極は高出力、低雑音化のた
めには、ゲート配線抵抗が小さくてシヨ、トキ逆方向の
リーク電流が小さく、且つ耐圧が大きいことが望ましい
。
めには、ゲート配線抵抗が小さくてシヨ、トキ逆方向の
リーク電流が小さく、且つ耐圧が大きいことが望ましい
。
従来、このようなシ曹ットキ金属としてタングステンと
チタン務らなる合金(Wri)などが用いられていた◎ 例えば、従来のFETの構造を第1図を用いて説明する
と、GaAs半導体基板IKホトレジストを用いてソフ
トオフ方法またはエツチング方法により例えば、WTi
合金膜2を100OAさらに金(Au)3をなるゲート
電極が設けられ、再び、ホトレジストを用いて前記同様
の方法により、オーミック接触されたソース電極4およ
びドレイン電極5を設けてFETが得られた。
チタン務らなる合金(Wri)などが用いられていた◎ 例えば、従来のFETの構造を第1図を用いて説明する
と、GaAs半導体基板IKホトレジストを用いてソフ
トオフ方法またはエツチング方法により例えば、WTi
合金膜2を100OAさらに金(Au)3をなるゲート
電極が設けられ、再び、ホトレジストを用いて前記同様
の方法により、オーミック接触されたソース電極4およ
びドレイン電極5を設けてFETが得られた。
しかし、WTi合金は、(1)比抵抗が大きいために実
用上は、さらに金膜を設けて、ゲート配線抵抗を小さく
している。しかし、このために(2高温処理すると、金
がWTi合金膜と反応し、さらにGaAs基板に拡散し
てシ冒ットキ耐圧が劣化して、ゲート電極の機能を失う
ことは;どの問題があった。
用上は、さらに金膜を設けて、ゲート配線抵抗を小さく
している。しかし、このために(2高温処理すると、金
がWTi合金膜と反応し、さらにGaAs基板に拡散し
てシ冒ットキ耐圧が劣化して、ゲート電極の機能を失う
ことは;どの問題があった。
例えば、我々の一実験例を示すと、GaAs基硬電た二
層膜構造の場合、WTi合金だけを100OA設けた場
合について、アルゴン雰囲気中で熱処理c重分)すると
、シ四ットキ逆方向電流が5μAにおける耐圧の変化率
を調べた結果、金だけの場合は300℃で70%、40
0℃では99%減少し、WTi合金上に金が設けられた
場合は、700″()−750℃で98%減少して、は
ぼ完全に劣化してゲート電極の機能は全く失なってしま
う。一方、WTi合金だけの場合は800″C1でも劣
化しない。このことは金がGaAs基板と反応している
ためと推定される。
層膜構造の場合、WTi合金だけを100OA設けた場
合について、アルゴン雰囲気中で熱処理c重分)すると
、シ四ットキ逆方向電流が5μAにおける耐圧の変化率
を調べた結果、金だけの場合は300℃で70%、40
0℃では99%減少し、WTi合金上に金が設けられた
場合は、700″()−750℃で98%減少して、は
ぼ完全に劣化してゲート電極の機能は全く失なってしま
う。一方、WTi合金だけの場合は800″C1でも劣
化しない。このことは金がGaAs基板と反応している
ためと推定される。
次に基板が絶縁体の場合につい・で述べる。
例えば集積回路部品などは、通常絶藉物としてSiO,
とか8is′N4などが用いられ、この絶縁体−ヒに密
着して多数の配線が設けられている。又は、これらの絶
縁物を用いずに配線の両極が接続された以外は、空間の
場合もある。しかし、これらのいずれの方法にしても、
配線は低抵抗で耐熱性に優れた配線が望まれる。現在、
その多くはアルミニウム(AI)が用いられているが、
AIは良導体で加工性に優れた長所がある反面、耐熱性
に弱い欠点があシ、このことは配線を接続する工程のボ
ンデング、素子のマウントおよびパッケージに封入など
の加熱工程に不利であり、さらKこれからの集積回路部
品の製造法に多用されようとしている。
とか8is′N4などが用いられ、この絶縁体−ヒに密
着して多数の配線が設けられている。又は、これらの絶
縁物を用いずに配線の両極が接続された以外は、空間の
場合もある。しかし、これらのいずれの方法にしても、
配線は低抵抗で耐熱性に優れた配線が望まれる。現在、
その多くはアルミニウム(AI)が用いられているが、
AIは良導体で加工性に優れた長所がある反面、耐熱性
に弱い欠点があシ、このことは配線を接続する工程のボ
ンデング、素子のマウントおよびパッケージに封入など
の加熱工程に不利であり、さらKこれからの集積回路部
品の製造法に多用されようとしている。
イオン注入法などは、700℃から950℃の高温処理
を有する工程がある。このような高温処理を経ると、A
Iは無論のこと前記・金/WTiの場合でも絶縁体上の
配線金属は反応して密着性の劣化による変形や剥離、断
線などの異常や配線抵抗の変動などの問題が発生する。
を有する工程がある。このような高温処理を経ると、A
Iは無論のこと前記・金/WTiの場合でも絶縁体上の
配線金属は反応して密着性の劣化による変形や剥離、断
線などの異常や配線抵抗の変動などの問題が発生する。
そして集積回路部品の場合、同一基体上に多種の機能素
子が組み込まれ、それぞれが配線によって連結されてい
る。
子が組み込まれ、それぞれが配線によって連結されてい
る。
したがって、前記したゲート電極物質と他の素子との連
結に用いられる配線は同一物質であれば集積回路部品の
製造上、またコスト的にみて工柴上極めて有利である。
結に用いられる配線は同一物質であれば集積回路部品の
製造上、またコスト的にみて工柴上極めて有利である。
本発明の目的は前記したような欠点を改善した低抵抗で
耐熱性の優れた多層膜からなる電極および配線の製造方
法を提供することにある。
耐熱性の優れた多層膜からなる電極および配線の製造方
法を提供することにある。
本発明によれば、本方法は半導体または絶縁体などの基
板上に多層膜からなるゲート電極および配線の形成方法
において基板上にタングステンとチタンからなる合金W
Ti膜をスパッタ法で被着し該合金膜表面をアンモニア
(NH,)ガスと窒化(N、)ガスの混合気流中で40
0℃から900℃の所定の温度で熱処理して薄い窒化層
を形成し、該窒化層上に金(Au)を設けることを特徴
とする電極および配線の製造方法が得られる。
板上に多層膜からなるゲート電極および配線の形成方法
において基板上にタングステンとチタンからなる合金W
Ti膜をスパッタ法で被着し該合金膜表面をアンモニア
(NH,)ガスと窒化(N、)ガスの混合気流中で40
0℃から900℃の所定の温度で熱処理して薄い窒化層
を形成し、該窒化層上に金(Au)を設けることを特徴
とする電極および配線の製造方法が得られる。
以下本発明について第2図および第3図を用いて説明す
る。
る。
第2図は本発明によるGaAs F’−、E Tの多層
膜からなるゲート電極の製造方法を説明するため、素子
断面を模式的に示したものである。
膜からなるゲート電極の製造方法を説明するため、素子
断面を模式的に示したものである。
本発明方法は第2図(a)に示すように電子濃度がタン
グステンとチタン走らなる合金WT i (チタン10
重量パーセント)20をアルゴンガス雰囲気4×10T
orrで150OA被着し、次にア> % ニア (N
H4)ガスを窒素ガスで希釈した気流中で500″01
0分間熱処理してWTi合金表面を窒化してWTi合金
の窒化層30を形成する。この窒化層の形成されている
深さは、50ゲα10分で約100Aであるが、生成膜
厚はアンモニアと窒素との混合比に吃よるが、温度が高
い程、まだ、その時間が長い程深く窒化される。次に、
真空蒸着法により金40を5000A被着して、金/〜
VTi合金の窒化層/WTi含Tiらなる多層膜を形成
する。次に所定のホトレジストによるマスクを設けてド
ライエツチング法により不用な金、WT iき金の窒化
層、WTi合金を順次エツチング除去し“たのち、マス
クを除去してvVTi含Ti1.WTi合金の窒化層3
1.および金41によるゲート電極が設けられる。そし
て、更にソース1を極51とドレイン11!極61を設
けてGaAs F E Tが得られる(@2図b)。
グステンとチタン走らなる合金WT i (チタン10
重量パーセント)20をアルゴンガス雰囲気4×10T
orrで150OA被着し、次にア> % ニア (N
H4)ガスを窒素ガスで希釈した気流中で500″01
0分間熱処理してWTi合金表面を窒化してWTi合金
の窒化層30を形成する。この窒化層の形成されている
深さは、50ゲα10分で約100Aであるが、生成膜
厚はアンモニアと窒素との混合比に吃よるが、温度が高
い程、まだ、その時間が長い程深く窒化される。次に、
真空蒸着法により金40を5000A被着して、金/〜
VTi合金の窒化層/WTi含Tiらなる多層膜を形成
する。次に所定のホトレジストによるマスクを設けてド
ライエツチング法により不用な金、WT iき金の窒化
層、WTi合金を順次エツチング除去し“たのち、マス
クを除去してvVTi含Ti1.WTi合金の窒化層3
1.および金41によるゲート電極が設けられる。そし
て、更にソース1を極51とドレイン11!極61を設
けてGaAs F E Tが得られる(@2図b)。
このような金/〜¥T i合金の窒化層/WTi含Ti
らなるゲート電極のシッットキ逆方向耐圧のアルゴンガ
ス中で10分間熱処理したときの変化率を第3図(71
)に示した。同図(81)は従来方法に金/WTi合金
の耐熱性を示したものであるがこの結果ふらシ習ットキ
耐圧は、従来の場合は、はff750℃で完全に劣化す
るのに対して本発明によるタングステンとチタンからな
る合金を窒化した方法では、850℃でも全く低下せず
、また金の拡散による反応が防止されただめ、配線の変
形や剥離、断線などは全く発生しない。
らなるゲート電極のシッットキ逆方向耐圧のアルゴンガ
ス中で10分間熱処理したときの変化率を第3図(71
)に示した。同図(81)は従来方法に金/WTi合金
の耐熱性を示したものであるがこの結果ふらシ習ットキ
耐圧は、従来の場合は、はff750℃で完全に劣化す
るのに対して本発明によるタングステンとチタンからな
る合金を窒化した方法では、850℃でも全く低下せず
、また金の拡散による反応が防止されただめ、配線の変
形や剥離、断線などは全く発生しない。
このように本発明によれば、半導体または絶縁体などの
基板上に耐熱性の優れた低抵抗のゲートWIL極および
配線を得ることが出来る。
基板上に耐熱性の優れた低抵抗のゲートWIL極および
配線を得ることが出来る。
以上、本発明においてGaAs半導体およびS+へSi
、N、などの絶縁体上にゲート電極および配線の製造方
法について述べたが、他の基板、ト、例えばSi、 G
aAsP、 GaAsA1 ′7+、どでアっても、本
発明による効果は全く有効である。
、N、などの絶縁体上にゲート電極および配線の製造方
法について述べたが、他の基板、ト、例えばSi、 G
aAsP、 GaAsA1 ′7+、どでアっても、本
発明による効果は全く有効である。
第1図は従来のGaAs F E Tの〜1面を模式的
に示した図、第21ffl(a)、(b)は、本発明に
よるFgTの多層膜すら表るゲート1&の製造方法を説
明するだめの図、第3図は本発明によるゲート電極と従
来のゲート′it、極のシ璽ット午耐圧の変化率を示し
たものであ抄、1および10はn型半導体基板2および
20.21はタングステンとチタンからなる合金膜、4
および51はソース電極、5および61はドレイン′&
tg、30および31はタングステンとチタンからなる
合金の蘂化層、3および40.41ハ金膜を示し、71
および81はショット午耐圧の変化、goa度依存注を
示したものである。 (α) (b) 基度(’C)
に示した図、第21ffl(a)、(b)は、本発明に
よるFgTの多層膜すら表るゲート1&の製造方法を説
明するだめの図、第3図は本発明によるゲート電極と従
来のゲート′it、極のシ璽ット午耐圧の変化率を示し
たものであ抄、1および10はn型半導体基板2および
20.21はタングステンとチタンからなる合金膜、4
および51はソース電極、5および61はドレイン′&
tg、30および31はタングステンとチタンからなる
合金の蘂化層、3および40.41ハ金膜を示し、71
および81はショット午耐圧の変化、goa度依存注を
示したものである。 (α) (b) 基度(’C)
Claims (1)
- 半導体または絶縁体などの基板上に多層膜からなる電極
または配線の形式方法において、前記基板上にタングス
テンとチタンからなる合金膜をスパッタ法で被着し、該
合金膜表面をアンモニア(NH,)ガスと窒素(N、)
ガスの混合気流中で400℃から909“Cにおける所
定の温度で熱処理して窒化層を形成し、該窒化層上に金
M Au )を設けることを特徴とする電極および配線
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18480081A JPS5886724A (ja) | 1981-11-18 | 1981-11-18 | 電極および配線の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18480081A JPS5886724A (ja) | 1981-11-18 | 1981-11-18 | 電極および配線の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5886724A true JPS5886724A (ja) | 1983-05-24 |
JPH0361346B2 JPH0361346B2 (ja) | 1991-09-19 |
Family
ID=16159510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18480081A Granted JPS5886724A (ja) | 1981-11-18 | 1981-11-18 | 電極および配線の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5886724A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60183726A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | 半導体装置の電極パタ−ンの形成方法 |
JPS62200747A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | 半導体装置の製造方法 |
EP0240070A2 (de) * | 1986-03-29 | 1987-10-07 | Philips Patentverwaltung GmbH | Verfahren zum Herstellen von Halbleiter-Bauelementen |
US4923823A (en) * | 1987-09-30 | 1990-05-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a self aligned semiconductor device |
JPH02197571A (ja) * | 1989-01-26 | 1990-08-06 | Hitachi Ltd | 薄膜形成法とそれによって得られた半導体装置及びその製造方法 |
US5093274A (en) * | 1990-02-02 | 1992-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacture thereof |
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