JPS588308A - スケジユ−ル制御装置 - Google Patents
スケジユ−ル制御装置Info
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- JPS588308A JPS588308A JP10601881A JP10601881A JPS588308A JP S588308 A JPS588308 A JP S588308A JP 10601881 A JP10601881 A JP 10601881A JP 10601881 A JP10601881 A JP 10601881A JP S588308 A JPS588308 A JP S588308A
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- Japan
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- schedule
- storage
- circuit
- time interval
- contents
- Prior art date
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/10—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using selector switches
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はスケジュール制御装置に関するものであり、
特に負荷をあらかじめ設定さnたスケジュールで制御す
るスケジュール制御装置において。
特に負荷をあらかじめ設定さnたスケジュールで制御す
るスケジュール制御装置において。
あらかじめ設定された回路の名称と、その回路を人、切
する時刻を順次続出し、該当する時刻になると設定値に
対応した回路を入または切にする信号を出力するように
したスケジュール制御装置に関するものである。
する時刻を順次続出し、該当する時刻になると設定値に
対応した回路を入または切にする信号を出力するように
したスケジュール制御装置に関するものである。
従来のスケジュール制御、装置は主としてマイクロコン
ピュータのような演算記憶機能を有するものが用いらn
ていた。スケジュールの設定値は例えば週間プログラム
の場合、曜日、負荷を制御する時刻1回路名9人切りの
データ等であり、Cの設定は第1図に示すようにキーボ
ード等であらかじめ定められた手順に従って行われてい
た。
ピュータのような演算記憶機能を有するものが用いらn
ていた。スケジュールの設定値は例えば週間プログラム
の場合、曜日、負荷を制御する時刻1回路名9人切りの
データ等であり、Cの設定は第1図に示すようにキーボ
ード等であらかじめ定められた手順に従って行われてい
た。
第1図はキーボードで設定さnた表示装置の表示状塾を
示す図である。第2図はキーボードで設定される運転パ
ターンを示す運転パターン図である。即ち$2図の時刻
t1における運転パターンを水曜日の回路名A2に設定
するには、第1図に示すように曜日は水、負荷を制御す
る時刻は0400゜回路名は21人切りのデータは入セ
ットにキーボードで設定される。この設定値はマイクロ
コンピュータの記憶部の記憶回路に記憶さn、運転中は
・ 順次記憶回路に記憶さnている設!値を読…し。
示す図である。第2図はキーボードで設定される運転パ
ターンを示す運転パターン図である。即ち$2図の時刻
t1における運転パターンを水曜日の回路名A2に設定
するには、第1図に示すように曜日は水、負荷を制御す
る時刻は0400゜回路名は21人切りのデータは入セ
ットにキーボードで設定される。この設定値はマイクロ
コンピュータの記憶部の記憶回路に記憶さn、運転中は
・ 順次記憶回路に記憶さnている設!値を読…し。
マイクロコンピュータに内蔵された時計回路の時間及び
曜日と照合して、一致すると該当する回路に入または切
への制御信号を出力するように構成されていた。
曜日と照合して、一致すると該当する回路に入または切
への制御信号を出力するように構成されていた。
しかしながら上記のようにしてキーボードで設定値を設
定するには1例えば第2図に示す運転パターンにおいて
は1時刻t1〜t、において夫々設定しなければならず
、6回のキーボードの設定操作を行なわなければならな
かった。仁のため、キーボードの設定操作回数が多く、
設定操作に時間がかかり、且つ誤設定が生じる恐れがあ
った。またマイクロコンピュータに設定された設定値を
呼出して確認するには、第2図に示す運転パターンの設
定内容は一命令毎に呼出されるため、24回の呼出し操
作が必要であり、呼出し操作並びに確認に時間がかかる
ばかりでなく、第2図に示す運転パターンの概要を一目
で判断することができない欠点があった。
定するには1例えば第2図に示す運転パターンにおいて
は1時刻t1〜t、において夫々設定しなければならず
、6回のキーボードの設定操作を行なわなければならな
かった。仁のため、キーボードの設定操作回数が多く、
設定操作に時間がかかり、且つ誤設定が生じる恐れがあ
った。またマイクロコンピュータに設定された設定値を
呼出して確認するには、第2図に示す運転パターンの設
定内容は一命令毎に呼出されるため、24回の呼出し操
作が必要であり、呼出し操作並びに確認に時間がかかる
ばかりでなく、第2図に示す運転パターンの概要を一目
で判断することができない欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになさnたもので、キーボードの設定操作を簡単にす
ることにより、設定操作の時間短縮と設定操作誤りが発
生するのを防止すると共に。
めになさnたもので、キーボードの設定操作を簡単にす
ることにより、設定操作の時間短縮と設定操作誤りが発
生するのを防止すると共に。
設定値の運転パターンを一目で判読で番るようにしたス
ケジュール制御装置を提供することを目的としでいる。
ケジュール制御装置を提供することを目的としでいる。
以下図面によって乙の発明の一実施例を説明する。
188図はこの発明に係るスケジュール制御装置の一実
施例を示すブロック線図である。第4図は第1図の記憶
回路の一実施例を示す電気結線図である。第8図及び第
4図において1時計装置(1)は例えばクロックパルス
等の基準信号をIA圧し、こnを分局回路で分周して時
9分1秒の各信号をつくり計時するもので、計時された
時9分1秒を後述の中央演算処理装置曽に印加するもの
である。
施例を示すブロック線図である。第4図は第1図の記憶
回路の一実施例を示す電気結線図である。第8図及び第
4図において1時計装置(1)は例えばクロックパルス
等の基準信号をIA圧し、こnを分局回路で分周して時
9分1秒の各信号をつくり計時するもので、計時された
時9分1秒を後述の中央演算処理装置曽に印加するもの
である。
時計表示装置(幻は時計装置(1)で計時された現在時
刻を表示するものである。曜日装置 (3)は時計装置
(1)の1日桁上り信号を計数して週間の曜日をつくる
もので、つ(られた曜日を夫々後述の中央演算処理装置
(至)に印加するものである。曜日表示装置(4)は曜
日装置(1)で9くらnた曜日を表示するものである。
刻を表示するものである。曜日装置 (3)は時計装置
(1)の1日桁上り信号を計数して週間の曜日をつくる
もので、つ(られた曜日を夫々後述の中央演算処理装置
(至)に印加するものである。曜日表示装置(4)は曜
日装置(1)で9くらnた曜日を表示するものである。
曜日設定装置(6)は例えば第1図に示す水曜日を設定
して、後述の中央演算処理装置(2)に印加するもので
1例えばディジタルスイッチによって構成されている0
回路名設定装置(6)は例えば第1図に示す回路名A2
を設定して、後述の中央演算処理装置(至)に印加する
もので1例えばディジタルスイッチで構成されている。
して、後述の中央演算処理装置(2)に印加するもので
1例えばディジタルスイッチによって構成されている0
回路名設定装置(6)は例えば第1図に示す回路名A2
を設定して、後述の中央演算処理装置(至)に印加する
もので1例えばディジタルスイッチで構成されている。
入、切設窓スイッチ(7)は端子(ツー)に接続さnる
と182図に示す運転パターンの入七ット(ON)を設
定し、端子tqbjに接続されると第意図に示す運転パ
ターンの切セット(oyy)を設定するものである。第
1のインバータ(旬は入、切設窓スイッチ(7)が端子
(7m)に接続snると、入力がLレベルのため菖レベ
ルの出力を生じ1人、゛切設窓スイッチ(7)が端子(
7k)に接続されると、抵抗(旬を介して印加される正
電源(→からの゛■レベル入力のため、Lレベルの出力
を生、し・るものである、第2のインバータa0は人、
切設窓スイッチ(7)が端子(7b)に接続さnると、
入力がLレベルのためHレベルが出力を生じ1人、切設
窓スイッチ(7)が端子(70)に−接続されると、抵
抗@を介して印加さnる正電S(→かうのgレベル入力
のため。
と182図に示す運転パターンの入七ット(ON)を設
定し、端子tqbjに接続されると第意図に示す運転パ
ターンの切セット(oyy)を設定するものである。第
1のインバータ(旬は入、切設窓スイッチ(7)が端子
(7m)に接続snると、入力がLレベルのため菖レベ
ルの出力を生じ1人、゛切設窓スイッチ(7)が端子(
7k)に接続されると、抵抗(旬を介して印加される正
電源(→からの゛■レベル入力のため、Lレベルの出力
を生、し・るものである、第2のインバータa0は人、
切設窓スイッチ(7)が端子(7b)に接続さnると、
入力がLレベルのためHレベルが出力を生じ1人、切設
窓スイッチ(7)が端子(70)に−接続されると、抵
抗@を介して印加さnる正電S(→かうのgレベル入力
のため。
Lレベルの出力を庄じるものである。発振回路(2)は
例えば、0.6〜1秒程度の所定周期のクロックパルス
を、!@2図に示す運転パターンの時刻o−isに対応
して発振するものである。押釦スイッチ曽はその閉成時
に発振回路曽を付勢して、所定周期のクロックパルスを
発振させるものである。Ia憶回路(ロ)は例えば第意
図に示すような運勢パターンを発生するもので1発振回
路(2)からのクロックパルスは第2図に示す時刻0−
ZS毎に繰返しタイ【ング入力端子(1)に印加さn、
第1のインバータ(8]からのHレベル出力は第意図に
示す時刻4〜8゜11〜18 、15〜1811i1f
i: −k ’/ト入力端子(3)ニ印加さn。
例えば、0.6〜1秒程度の所定周期のクロックパルス
を、!@2図に示す運転パターンの時刻o−isに対応
して発振するものである。押釦スイッチ曽はその閉成時
に発振回路曽を付勢して、所定周期のクロックパルスを
発振させるものである。Ia憶回路(ロ)は例えば第意
図に示すような運勢パターンを発生するもので1発振回
路(2)からのクロックパルスは第2図に示す時刻0−
ZS毎に繰返しタイ【ング入力端子(1)に印加さn、
第1のインバータ(8]からのHレベル出力は第意図に
示す時刻4〜8゜11〜18 、15〜1811i1f
i: −k ’/ト入力端子(3)ニ印加さn。
第意のインバータ曽からのRレベル出力は第3図に示す
時刻ON4.8〜11 、18〜15 、18〜28間
にすセット入力端子(荀に印加されて、出力端子(切に
第2図に示すような運転パターンを発生するものであり
、その具体的な電気回路を第4図に示す。
時刻ON4.8〜11 、18〜15 、18〜28間
にすセット入力端子(荀に印加されて、出力端子(切に
第2図に示すような運転パターンを発生するものであり
、その具体的な電気回路を第4図に示す。
第4図は記憶回路賛の一実施例を示す電気結線図である
。第4図において、24進カウンタ(14m)は発振回
路曽からのクロックパルスを計数し、4ソノ計数値が2
8に達すると1次のクロックパルス印加時に再び計数値
がOにすセットされるもので。
。第4図において、24進カウンタ(14m)は発振回
路曽からのクロックパルスを計数し、4ソノ計数値が2
8に達すると1次のクロックパルス印加時に再び計数値
がOにすセットされるもので。
かつ計数値を雪道符号で出力するものである。デコーダ
(14k)は冨4進カウンタ(14鳳)から印加される
2連符号を、インバータ(14g)の出力によって発振
回路(ロ)からのクロックパルスに同期して復号し、2
4進カウンタ(14m)の計数値0〜28に対応して出
力端子q・〜Q論に順次出力を生じるものである。
(14k)は冨4進カウンタ(14鳳)から印加される
2連符号を、インバータ(14g)の出力によって発振
回路(ロ)からのクロックパルスに同期して復号し、2
4進カウンタ(14m)の計数値0〜28に対応して出
力端子q・〜Q論に順次出力を生じるものである。
第1<2)’F’−1回路(14dO) 〜(1441
8) ハ@ 1のインバータ(旬の出力とデコーダ(1
4k)の出力端子Q、〜Qll の出力が共にHレベ
ルの時に導通状態になり。
8) ハ@ 1のインバータ(旬の出力とデコーダ(1
4k)の出力端子Q、〜Qll の出力が共にHレベ
ルの時に導通状態になり。
Hレベル出力を生しるものである。第2のゲート回路(
14・O)〜(14・g8)は第8のインバーターの出
力とデコーダ(14s)の出力端子Q・〜Qsの出力と
が共に■レベルの時に導通状態になり% Hレベル出力
を生じるものである。フリップフロップ回路(14fO
)〜C14f2B)は第1のゲート回路(1440)〜
C14d2B)からめHレベル出力が中ツト入力端子(
S)に印加されてセットされ、出力端子(切にHレベル
出力を生じ、第2のゲート回路(14−〇)〜(14・
28)からのHレベル出力がリセット入力端子(2)に
印加されてリセットされ、出力端子(切にLレベル出力
を生じるものである。出力端子(14gG)〜(14g
2!I)はフリップフロップ回路(14fO)〜(14
f!I)の各出力端子(切に接続さnたものである。
14・O)〜(14・g8)は第8のインバーターの出
力とデコーダ(14s)の出力端子Q・〜Qsの出力と
が共に■レベルの時に導通状態になり% Hレベル出力
を生じるものである。フリップフロップ回路(14fO
)〜C14f2B)は第1のゲート回路(1440)〜
C14d2B)からめHレベル出力が中ツト入力端子(
S)に印加されてセットされ、出力端子(切にHレベル
出力を生じ、第2のゲート回路(14−〇)〜(14・
28)からのHレベル出力がリセット入力端子(2)に
印加されてリセットされ、出力端子(切にLレベル出力
を生じるものである。出力端子(14gG)〜(14g
2!I)はフリップフロップ回路(14fO)〜(14
f!I)の各出力端子(切に接続さnたものである。
第1図において、中央演算処理装置−は曜日設定装置(
句で設定さnた水曜日と1回路名設定装置―)で設定さ
れた回路名AIと、記憶回路軸で設定された第意図に示
す運転パターンとが記憶さnる記憶部(161) 、並
びに時計装m!(υから印加される現在時刻並びに曜日
装置O)から印加される曜日と。
句で設定さnた水曜日と1回路名設定装置―)で設定さ
れた回路名AIと、記憶回路軸で設定された第意図に示
す運転パターンとが記憶さnる記憶部(161) 、並
びに時計装m!(υから印加される現在時刻並びに曜日
装置O)から印加される曜日と。
記憶部(181)に記憶されているjI2図に示す運転
パターンの時刻型1〜t・及び水曜日とが一致するか否
かを比較演算する比較演算部(15りを備えている。モ
ード設定スイッチ曽は第1の端子(l1m)に接続され
ると中央演算処理装置に)を動作させ、記憶部(151
)に曜日設定装置値)で設定された水曜日。
パターンの時刻型1〜t・及び水曜日とが一致するか否
かを比較演算する比較演算部(15りを備えている。モ
ード設定スイッチ曽は第1の端子(l1m)に接続され
ると中央演算処理装置に)を動作させ、記憶部(151
)に曜日設定装置値)で設定された水曜日。
回路名設定装置(旬で設定された回1名A2並dに記憶
回路(ロ)で設定されまたjl!図に示す運転パターン
を記憶させ、且つ比較演算部(16幻に比較演算させ゛
るものであり、第2の端子(16b)に接続されると記
憶部(151)に記憶された第72図に示す運転パター
ンを後述の表示装置−に表示するものであり、第8の端
子(ills)に接続されると中央演算処理装置(2)
を動作させないものである。表示セット釦スイッチOは
その閉成時に記憶部lIi!Io4で設定される運転パ
ターンを表示装置(2)に表示させるものである6表示
装置に)は記憶団路曽で設定される第2図に示す運転パ
ターン及び中央演算処理装置■の記憶部(15りに・記
憶されたjIz図に示す運転パ、ターンを表示するもの
で、第2図に示す時刻0〜2sに対応して表示素子とし
ての発光ダイオードが24個設置され、第2図、に示す
時刻4〜8,11〜18゜15〜18に対応する発光ダ
イオードを点灯礁曽1時刻0〜4 、8〜11 、18
〜Is 、 18〜!!8ic対応tie光ダイオード
を点灯させろものである。継電器駆動回路■は中央演算
処理装置に)の比較演算部(162)での比較演算が一
致すると1回路名ム1〜A8の継電器(宏On)〜(i
loh)を#Iz図に示す運転パターンに従って付勢す
るものである。メイク接点(11m)〜(!1k)は回
路6轟1〜A8の継電器(2(1m)〜(zoh)の付
勢時に夫々閉成して、負荷(図示せず)を″第8図に示
す運転パターンに従つ、て運転するものである。
′ 次に第8図及び第4図の動作を説明する。今。
回路(ロ)で設定されまたjl!図に示す運転パターン
を記憶させ、且つ比較演算部(16幻に比較演算させ゛
るものであり、第2の端子(16b)に接続されると記
憶部(151)に記憶された第72図に示す運転パター
ンを後述の表示装置−に表示するものであり、第8の端
子(ills)に接続されると中央演算処理装置(2)
を動作させないものである。表示セット釦スイッチOは
その閉成時に記憶部lIi!Io4で設定される運転パ
ターンを表示装置(2)に表示させるものである6表示
装置に)は記憶団路曽で設定される第2図に示す運転パ
ターン及び中央演算処理装置■の記憶部(15りに・記
憶されたjIz図に示す運転パ、ターンを表示するもの
で、第2図に示す時刻0〜2sに対応して表示素子とし
ての発光ダイオードが24個設置され、第2図、に示す
時刻4〜8,11〜18゜15〜18に対応する発光ダ
イオードを点灯礁曽1時刻0〜4 、8〜11 、18
〜Is 、 18〜!!8ic対応tie光ダイオード
を点灯させろものである。継電器駆動回路■は中央演算
処理装置に)の比較演算部(162)での比較演算が一
致すると1回路名ム1〜A8の継電器(宏On)〜(i
loh)を#Iz図に示す運転パターンに従って付勢す
るものである。メイク接点(11m)〜(!1k)は回
路6轟1〜A8の継電器(2(1m)〜(zoh)の付
勢時に夫々閉成して、負荷(図示せず)を″第8図に示
す運転パターンに従つ、て運転するものである。
′ 次に第8図及び第4図の動作を説明する。今。
モード設定スイッチ(2)を第1の端子(16@)に接
続すると、曜日設定装置1(6)で設定された水曜日と
。
続すると、曜日設定装置1(6)で設定された水曜日と
。
回路名設定装置 (6)で設定された回路名A記と、記
憶回路a◆で設定された第2図に示す運転パターンとが
中央演算処理装置(至)の記憶部(161)に記憶され
る。− ここにおいて、第2図に示す運転パターンがどのように
して記憶回路曽に設定さ口るかを説明する・押ボタンス
イッチ鋳を閉成すると発振回路−が付勢8むでjIz図
に示す時刻O,〜鵞1ζ同期したパルスを発振する。2
4進カウンタ(14m)は発振回路(2)からのパルス
数を計数し、24個のパルス数を計数すると計数値□が
Oにす七ットされ、その計数値を2進符号化してデコー
ダ(14b)に出力する。
憶回路a◆で設定された第2図に示す運転パターンとが
中央演算処理装置(至)の記憶部(161)に記憶され
る。− ここにおいて、第2図に示す運転パターンがどのように
して記憶回路曽に設定さ口るかを説明する・押ボタンス
イッチ鋳を閉成すると発振回路−が付勢8むでjIz図
に示す時刻O,〜鵞1ζ同期したパルスを発振する。2
4進カウンタ(14m)は発振回路(2)からのパルス
数を計数し、24個のパルス数を計数すると計数値□が
Oにす七ットされ、その計数値を2進符号化してデコー
ダ(14b)に出力する。
デコーダ(14b)は24進力dン夕(14m)からの
2進符号入力を、インバータ(14g)を介して印加8
0る発振回路(ロ)のパルスに同期して復号し、出力端
子Q・〜QWに順次出力を生じる。今、第2図の時点O
〜4において入、切設室スイッチ(υを端子(ハ)に接
続すると、第1のゲート回路(14mG)〜(1448
)は不導通状態にjIzのゲート回路(14・O)〜(
14・8)、は導通状態になるため、フリップフロップ
回路(14fO)〜(14f8)の′出力はLレベルと
なる1次にwi冨図の時点4〜8において人、切設室ス
イッチ(7)を端子(7m)に接続すると、l!1のゲ
ート回路(In4)〜(1,44?)は導通状態になる
ため、フリップフロップ回路(14f4)〜(14f)
)の出力はHレベルとなる。以下同様にして、出力端子
(14gO)〜(14g1111)に第2図に示す運転
パターンを得る。
2進符号入力を、インバータ(14g)を介して印加8
0る発振回路(ロ)のパルスに同期して復号し、出力端
子Q・〜QWに順次出力を生じる。今、第2図の時点O
〜4において入、切設室スイッチ(υを端子(ハ)に接
続すると、第1のゲート回路(14mG)〜(1448
)は不導通状態にjIzのゲート回路(14・O)〜(
14・8)、は導通状態になるため、フリップフロップ
回路(14fO)〜(14f8)の′出力はLレベルと
なる1次にwi冨図の時点4〜8において人、切設室ス
イッチ(7)を端子(7m)に接続すると、l!1のゲ
ート回路(In4)〜(1,44?)は導通状態になる
ため、フリップフロップ回路(14f4)〜(14f)
)の出力はHレベルとなる。以下同様にして、出力端子
(14gO)〜(14g1111)に第2図に示す運転
パターンを得る。
ξのようにして中央演算処理装置(至)の記゛憶部(1
51)に記憶された運転パターンは、モードl[tスイ
ッチ曽をjIzの接続端子(115k)に接続する仁と
により1表示装置(2)に表示する仁とができる。
51)に記憶された運転パターンは、モードl[tスイ
ッチ曽をjIzの接続端子(115k)に接続する仁と
により1表示装置(2)に表示する仁とができる。
表示装woeは記憶囲路軸の出力端子(14gG)〜(
14511)に対応してn個の発光ダイオードを備え。
14511)に対応してn個の発光ダイオードを備え。
出力−子(14i0)〜(14,H)のうちHレベル出
力を発生しているものに対応する発光ダイオードを点灯
させるように構成しているため、第2図に示す運転パタ
ーンを一目瞭然に判別することができる。
力を発生しているものに対応する発光ダイオードを点灯
させるように構成しているため、第2図に示す運転パタ
ーンを一目瞭然に判別することができる。
またそ−ド設定スイッチ曽をIllの端子ctsa)に
接続した状態で表示セット釦スイッチ出力を閉成すると
、記憶回路o4で設定8nる第2図に示す運転パターン
を1時刻θ〜意8毎に順次表示装置(至)に表示する乙
とができる。この間においては、中央演算処理装置(至
)は動作しており、比較演算部(In)において記憶部
(161)に記憶さnた第2図に示す運転パターンの時
点@17@・並びに水曜日と、時計装置(1)Wびに曜
日装@ (8)から入力さnる現時点の時刻並びに曜日
とを比較演算する。今、比較凍算部(15!りにおいて
曜日装置(3)の曜日出力が・ネ曜゛日となり、且つ時
計装置(1)の現在値出力がjI!図に示す運転パター
ンの時点11になったことを確認すると、継電器駆動回
路部に回路名ム2の継電器(!Oh)を付勢し、そのメ
イク接点(21b)を閉成させて負荷(図示せず)を動
作させる。次に時計装置(1)の現在出力値が@2図に
示す運転パターンの時点tlになったことを確認すると
、継電善駆動回路四に回路名A2の継電器(Hb)を消
勢し、そのメイク接点C’11k)を開放させて負荷(
図示せず]の動作を停止させる。以下順次同様にして第
3図に示す運転パターンに従って負荷(図示せず)を動
作させることができる。
接続した状態で表示セット釦スイッチ出力を閉成すると
、記憶回路o4で設定8nる第2図に示す運転パターン
を1時刻θ〜意8毎に順次表示装置(至)に表示する乙
とができる。この間においては、中央演算処理装置(至
)は動作しており、比較演算部(In)において記憶部
(161)に記憶さnた第2図に示す運転パターンの時
点@17@・並びに水曜日と、時計装置(1)Wびに曜
日装@ (8)から入力さnる現時点の時刻並びに曜日
とを比較演算する。今、比較凍算部(15!りにおいて
曜日装置(3)の曜日出力が・ネ曜゛日となり、且つ時
計装置(1)の現在値出力がjI!図に示す運転パター
ンの時点11になったことを確認すると、継電器駆動回
路部に回路名ム2の継電器(!Oh)を付勢し、そのメ
イク接点(21b)を閉成させて負荷(図示せず)を動
作させる。次に時計装置(1)の現在出力値が@2図に
示す運転パターンの時点tlになったことを確認すると
、継電善駆動回路四に回路名A2の継電器(Hb)を消
勢し、そのメイク接点C’11k)を開放させて負荷(
図示せず]の動作を停止させる。以下順次同様にして第
3図に示す運転パターンに従って負荷(図示せず)を動
作させることができる。
なお、上記実施例では第8図に示す運転パターンの時刻
をON2Bのビットとし、1ビツトを1時間に相当させ
、且つ24進カウンタ(14m)を用いたが、実用的に
は第2図に示す運転パターンの時刻をO〜48.0〜9
6のビットとし、1ビツトを80分。
をON2Bのビットとし、1ビツトを1時間に相当させ
、且つ24進カウンタ(14m)を用いたが、実用的に
は第2図に示す運転パターンの時刻をO〜48.0〜9
6のビットとし、1ビツトを80分。
16分に相当させ、且つ48進力6ン夕、96進カウン
タを用いるのが妥当である。
タを用いるのが妥当である。
この発明は上記のように構成され、第2図に示す運転パ
ターンをある時間間隔を1ビツトに対応させて設定する
ために、前記1ビツトに対応させたフリップフロップ回
路(14fO)〜(14f!l)を配列し、このフリッ
プフロップ回路(14fO)〜(14f!l)に!4道
カウンタ(141)とデコーダ(14k)とで順次走査
しながらセット、リセットさせ、セット領域、は負荷(
図示せず)の入状態、リセット領域は負神(図示せず)
の入状態に対応させ、この設定されたフリップフロップ
回路(14fO)〜(14fH)の各ビットのセット、
リセット状態で負荷(図示せず)のスケジュール制御を
行うようにしているため。
ターンをある時間間隔を1ビツトに対応させて設定する
ために、前記1ビツトに対応させたフリップフロップ回
路(14fO)〜(14f!l)を配列し、このフリッ
プフロップ回路(14fO)〜(14f!l)に!4道
カウンタ(141)とデコーダ(14k)とで順次走査
しながらセット、リセットさせ、セット領域、は負荷(
図示せず)の入状態、リセット領域は負神(図示せず)
の入状態に対応させ、この設定されたフリップフロップ
回路(14fO)〜(14fH)の各ビットのセット、
リセット状態で負荷(図示せず)のスケジュール制御を
行うようにしているため。
運転パターンの設定は短時間ででき、且つ表示セット釦
スイッチ(ロ)を閉成して運転パターン設定状態を表示
装置(至)で表示しながら運転パターンを設定できるた
め、誤設定を防止することがでh!。
スイッチ(ロ)を閉成して運転パターン設定状態を表示
装置(至)で表示しながら運転パターンを設定できるた
め、誤設定を防止することがでh!。
以上のようにこの発明によれば、運転パターンの設定が
短時間ででき、且つ誤設定を防止できる効果を有する。
短時間ででき、且つ誤設定を防止できる効果を有する。
第1図はキーボードで設定された゛表示装置の表示状態
を示す図である。第一図はキーボードで設定tinる運
転パターンを示す運転パターン図である。第8図はこの
発明に係るスケジュール制御装置の一実施例を示すブロ
ック線図である。第4図は第8図の記憶回路の一実施例
を示す電気結線図である。 図において、各図中同一部分は同一符号を付しており、
(1)は時計装置ll、(りは時計表示装置、(S)は
曜日装置、(4)は曜日表示装置、(5)は曜日設定装
置。 (6)は回路名設定装置1.(7)は人、切の設定スイ
ッチ。 (2)は発振回路、(L4は記憶回路、 (14m)は
z4進カウンタ、 (14b) Itデコーダ、(1
440) 〜(14418)は第1のゲート回路、
(14IO) 〜(14m118) ハ第2 (7)ゲ
ート回路、 (14fO)〜(14128)はフリッ
プフロップ回路、(7)は中央演算処理装置、(III
)は記憶部、(15りは比較演算部、olはモード設定
スイッチ。 (16m)、(16k)は第1.第2の端子、初は表示
セット釦3イ″・(至)は表示装−・(2)は継電器駆
動−−路、(200〜(gO&)は継電器、 (il
l畠)〜(!lk)はメイク接点である。 第1図 第 2 図。 0123451i 7891011121314151
6171111920212223手続補正書(自発) □特許庁長官殿 1、事件の表示 特願昭 56−106018号
2、 発QJll’+称 スケジュール制御装置3、
補正をする者 6、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 (1)明細書、第12頁第1行に1点灯」とあるのを「
消灯」と訂正する。 (2) 同、第16頁第8行に「入状態」とあるのを
「切状態」と訂正する。
を示す図である。第一図はキーボードで設定tinる運
転パターンを示す運転パターン図である。第8図はこの
発明に係るスケジュール制御装置の一実施例を示すブロ
ック線図である。第4図は第8図の記憶回路の一実施例
を示す電気結線図である。 図において、各図中同一部分は同一符号を付しており、
(1)は時計装置ll、(りは時計表示装置、(S)は
曜日装置、(4)は曜日表示装置、(5)は曜日設定装
置。 (6)は回路名設定装置1.(7)は人、切の設定スイ
ッチ。 (2)は発振回路、(L4は記憶回路、 (14m)は
z4進カウンタ、 (14b) Itデコーダ、(1
440) 〜(14418)は第1のゲート回路、
(14IO) 〜(14m118) ハ第2 (7)ゲ
ート回路、 (14fO)〜(14128)はフリッ
プフロップ回路、(7)は中央演算処理装置、(III
)は記憶部、(15りは比較演算部、olはモード設定
スイッチ。 (16m)、(16k)は第1.第2の端子、初は表示
セット釦3イ″・(至)は表示装−・(2)は継電器駆
動−−路、(200〜(gO&)は継電器、 (il
l畠)〜(!lk)はメイク接点である。 第1図 第 2 図。 0123451i 7891011121314151
6171111920212223手続補正書(自発) □特許庁長官殿 1、事件の表示 特願昭 56−106018号
2、 発QJll’+称 スケジュール制御装置3、
補正をする者 6、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 (1)明細書、第12頁第1行に1点灯」とあるのを「
消灯」と訂正する。 (2) 同、第16頁第8行に「入状態」とあるのを
「切状態」と訂正する。
Claims (1)
- 【特許請求の範囲】 (1)、スケジュールの制御時間間隔毎に夫々対応して
配列された複数個の記憶要素、前記制御時間間隔毎に夫
々の前記制御時間間隔に対応する前記記憶要素を1出す
る選出袋−1及び前記選出装置で選出された前記記憶要
素に当該制御時間間隔における前記スケジュールの内容
を記憶させる記憶書込み装置を備えたことを特徴とする
スケジュール制御装置。 (2)スケジュールの制御時間間隔は、所定周期でパル
スを発振する発振回路の出力パルスで定められる特許請
求の範囲第(1)項記載のスケジュール制御装置。 (3)複数個の記憶要素は、夫々フリップフロップ回路
である特許請求の範l ji (IJ項または@ (f
fiJ項記載のスケジュール制御装置。 (4)選出装置は1発振回路の出力パルスに同期し一装
置。 (67選出装置は、スケジュールの制御時間間隔の総数
を一周期として発振@路の出力パルスを計数し前記総数
を計数すると計数値がOにリセットされるカウンタと、
別記カウンタの計数値に対応す 。 る出力端子にのみ出力を生じるデコーダとから構成さn
記憶書込み装置は、前記デコーダの出力が印加された記
憶要素のみにスケジュールの内容を記憶させるように構
成さnた特許請求の範囲第傭)項ないしji (47項
の伺nかに記載のスケジュール制御装置。 (6)記憶書込み装置は、スケジュールの制御時間間隔
に同期して且つ前記スケジュールの内容に応じて接続端
子が切換えられる入、切設室スイッチと、前記入、切設
定スイッチの入側時に印加さnる入力とデコーダからの
入力とによって付勢され記憶要素にセット信号を供給す
るjllのゲート回路と、前記入、切設定スイッチの切
側時に印加される入力と前記デコーダからの入力とによ
って付−勢さn記[要素にリセット信号を供給する第冨
のゲート回路とから構成snた特許請求の範囲@ (i
)゛項記載のスケジュール制御装置。 (7)複数個の記憶要素の記憶内容は、中央演算処理装
置に印加され、前記中央演算処理装置は前記記憶内容に
従って負荷を制御するように構成された特許請求の範囲
第(υ項ないし第(6)項の何れかに記載のスケジュー
ル制御装置。 ′(8)記憶書込み装置の複数個の記憶要素への瞥込み
内容は1表示装置に表示さnるように構成された特許請
求の範囲第(1)項ないし帛(υ項の何nかに記載のス
ケジュール□制御装置。 (9)表示装置は、複数個の記憶要素に夫々対応して配
列された表示業子からなり、前記複数個の記憶要素の夫
々の記憶内容に従って前記表示素子を点灯させるように
構成された特許請求の範囲第(1項記載のスケジュール
制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10601881A JPS588308A (ja) | 1981-07-06 | 1981-07-06 | スケジユ−ル制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10601881A JPS588308A (ja) | 1981-07-06 | 1981-07-06 | スケジユ−ル制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS588308A true JPS588308A (ja) | 1983-01-18 |
JPS6230641B2 JPS6230641B2 (ja) | 1987-07-03 |
Family
ID=14422909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10601881A Granted JPS588308A (ja) | 1981-07-06 | 1981-07-06 | スケジユ−ル制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS588308A (ja) |
-
1981
- 1981-07-06 JP JP10601881A patent/JPS588308A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6230641B2 (ja) | 1987-07-03 |
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