JPS5880864A - Semicondutor memory - Google Patents

Abstract

PURPOSE:To obtain a semiconductor memory which does not eliminate the stored content of non-selected cell with the read-out voltage by not applying a buried channel and a floating gate to a drain and preventing the flow of a current to a bit line with the structure of integrating a word line with the bit line. CONSTITUTION:A source 31 is connected to a word line, a drain 32 is connected through a metal layer 33 to a bit line, and a substrate part surrounded by a buried channel 36 and the source 31 is formed, for example, in the same type conductive type such as P type floating gate 37. When the source is used as a floating gate, the drain is used as a substrate and a gate is as the gate of a junction type MOS transistor 39, even if the bit line voltage is lowered to the ground potential, the transistor 39 of diode connection formed at each cell exists. Accordingly, the cell belonging to the same bit line does not become writable, but instead the stored data is protected.

Description

【発明の詳細な説明】 本発明はダイナミックゲインセルを改真して形成した半
導体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory formed by modifying a dynamic gain cell.

第１図に示すような断ｍｒｍ造を有するダイナミックゲ
インセル□が知られている。このセルは柵込みチャネル
トランジスタ（・ｌ）の楓込みチャネル（２）とその絶
縁層（３）との間に設けられた接合フローティングゲー
ト（４）の電位を記憶せんとすゐデータ内容に従って高
低いづれかに設定して該データ内容を記憶し、その記憶
されている接合７０−テイングゲート（４）の電位に従
ってトランジスタ（１）のドレインコンダクタンスを変
調して該トランジスタに電流が流れるか否かをセンスア
ンプで判定して記憶内容を読出す形式のものである。A dynamic gain cell □ having a cross-sectional mrm structure as shown in FIG. 1 is known. This cell stores the potential of the junction floating gate (4) provided between the mapped channel (2) of the fenced channel transistor (l) and its insulating layer (3), and adjusts the potential level according to the data content. Set one of them and store the data content, modulate the drain conductance of the transistor (1) according to the stored potential of the junction 70-teing gate (4), and sense whether or not current flows through the transistor. This type uses an amplifier to make a determination and read out the stored contents.

上述のように、こＯセルからの読出し紘トラれるのであ
るが、セルがトランジスタ（１）の内部コンダクタンス
を高め得るデータ例え＃１０を記憶してお糺この記憶デ
ータ内容を読出さんとする場合にビット線（これは第１
１１０ドレイン（Ｄ）に接続されている）の電圧が降下
されてその電圧変化がビット線に接続されている竜／ス
増幅器（図示せず）で感知されることになるが、その際
に選択されていないセルで上鮎選択されて読出しを生ぜ
しめられているセルとビット線を共通にするセルが該セ
ルに接続されているワード線から上記選択され九セルに
接続されているビット線に電流を流し込んで選択された
セルが接続されているビット線の電圧を降下させようと
する作用を妨害する。このため、ビット線に現われる出
力電圧変化が従来の１トランジスター１キヤパシタ型メ
峰りのような蓄積電荷自体を読出す形式のものよシ大き
いというダイナミックゲインセルの特長が十分に活かさ
れないという実情Ｅｌる。このことは第２１ＨＣ示され
ておシ、この図において、（５）はビット線、（６）は
データ線（第１図も参照）、（７）、（８）はワード線
（これは第１−のソース（Ｓ）に接続されている。）で
ある。を比、（９）線選択されたセルで、（１０）＃ｉ
選択畜れていないセルである０選択され次セル（９）の
ワード線（））には電圧（ｖｌ）が、選択されていない
セル（１０）のワード線（８）には電圧（ＶＤＤ）が供
給され、ｖＤＤ＞ｖｌ−ｔ’　ｉる。このようｔ−貌出
し状態において、選択されていないセル（１Ｇ）からビ
ット線（５）に流れ込む上述の電流祉図示の破線矢印の
如く流れる。As mentioned above, reading from the O cell is difficult, but if the cell stores data example #10 that can increase the internal conductance of the transistor (1) and then attempts to read the stored data contents. bit line (this is the first
110 (connected to the drain (D)) will be dropped and the voltage change will be sensed by an amplifier (not shown) connected to the bit line. A cell that shares a bit line with the cell that is not selected and is causing readout is transferred from the word line connected to that cell to the bit line connected to the selected cell. This blocks the action of flowing current to lower the voltage of the bit line to which the selected cell is connected. For this reason, the advantage of dynamic gain cells is that the output voltage change appearing on the bit line is larger than that of the conventional one-transistor, one-capacitor type, which reads out the stored charge itself, and is not fully utilized. Ru. This is shown in the 21st HC, in which (5) is the bit line, (6) is the data line (see also Figure 1), (7) and (8) are the word lines (this is the 1- source (S).). ratio, (9) line selected cell, (10) #i
The voltage (vl) is applied to the word line () of the 0 selected next cell (9), which is a cell that is not selected, and the voltage (VDD) is applied to the word line (8) of the unselected cell (10). is supplied, and vDD>vl-t'i. In this t-exposed state, the current flowing from the unselected cell (1G) to the bit line (5) flows as indicated by the broken line arrow in the diagram.

そして、選択されたセル（９）に接続されているビット
線（ｓ）の電圧（Ｖ、Ｌ）は次式で表わされる。但し、
式（１）において（ｒｏ）は選択されたセルの内部抵抗
　（ｒ５）は非選択セルのうち高内部コンダクタンスを
呈せしめないデータ内容例えば１０１を記憶するセルの
内部抵抗、ｎ−１１該内部抵抗を有するセルの数である
。The voltage (V, L) of the bit line (s) connected to the selected cell (9) is expressed by the following equation. however,
In formula (1), (ro) is the internal resistance of the selected cell, (r5) is the internal resistance of a cell that stores data content that does not exhibit high internal conductance, such as 101, among non-selected cells, and n-11 is the internal resistance of the cell. is the number of cells with .

式（１）から判るように、ｎが大きければ大きいほど、
式（１）の１１２項の働きが量下し、ビット線電圧は有
効に下がらず、ますますダイナミックゲインセルの特長
が失われていく。As can be seen from equation (1), the larger n is, the more
The function of the 112th term in equation (1) is reduced, the bit line voltage cannot be effectively lowered, and the features of the dynamic gain cell are increasingly lost.

また、式（１）から判るように％　　ｎａメ４ｖへの記
憶データ内容によって変わる性質のものであるから、ビ
ット線の電圧社銃出テｂ６そＯ記憶データ内容に従って
変化してしまい、そＯ−にンスに不都合を米たす。In addition, as can be seen from equation (1), the bit line voltage changes depending on the stored data content in the % name 4v, so the voltage of the bit line changes according to the stored data content, and the −It causes inconvenience to the person.

本発明は上述したような従来メモリセルＯ有する欠点を
除去すべく創案されたもので、その目的は場込みチャネ
ル及びフローティングゲートをドレインまで至らしめ４
ず、従来のワード線をドレイン、つまりビット線と合体
させる構造にして非選択セルからの電流の、ビット線へ
の流入を防止し、読出し電圧が非選択セルの記憶内容に
よって変化しないようにし７を牛導体メ毫すを提供する
ことにある。・ 以下、添付−面を参照しながら本発ｇＡ〇一実施例を説
明する。The present invention was devised to eliminate the drawbacks of the conventional memory cell O as described above, and its purpose is to extend the field channel and floating gate to the drain.
First, the conventional word line is combined with the drain, that is, the bit line, to prevent current from non-selected cells from flowing into the bit line, and to prevent the read voltage from changing depending on the storage contents of the non-selected cells. Our goal is to provide you with the best conductor messages.・Hereinafter, the present gA〇1 embodiment will be explained with reference to the attached page.

第３凶は本発明メモリの縦断面図を示す、この凶におい
て、（ａＯ）は、選定された導電形、例えｔｆＰ形の基
板で、（３１）、（＄２）は基板に形成された上記選定
された導電形とは逆導電形、例えｔｆｎ　のソース、ド
レインでめる。The third figure shows a vertical cross-sectional view of the memory of the present invention. In this figure, (aO) is a substrate of the selected conductivity type, for example, tfP type, and (31) and ($2) are the substrates formed on the substrate. The conductivity type selected above is the opposite conductivity type, for example, the source and drain of TFN.

ソース（３１）ａワード線に接続され、ドレイン（３２
）は後述するようにしてドレイン（３２）上に着付され
る金属層（３３）を介してビット線に接続されている。The source (31) a is connected to the word line, and the drain (32
) is connected to the bit line via a metal layer (33) deposited on the drain (32) as described below.

また、基板（３０）にはソース、（’ｊｌ　）に接合す
るが、ドレイン（３２）に線接合せず基板面（３５）に
至るソース（３１）と同種導電製の堀込みチャネル（３
６）が形成されている。この涯込みチャネル（−３６）
、とソース（３１）とによって囲まれる基板部分を基板
（３０）と同種導電形例えばＰ形のフローティングゲー
ト（３７）に形成する。In addition, the substrate (30) has a trenched channel (3) made of the same type of conductivity as the source (31) which is connected to the source ('jl) but is not line-connected to the drain (32) and reaches the substrate surface (35).
6) is formed. This discount channel (-36)
, and the source (31) is formed into a floating gate (37) of the same conductivity type as the substrate (30), for example, P type.

そして上記ソース（３１）とドレイン（３２）との間に
これら各領域にオ、−ミックコンタクト部分を形成しう
み、に足多る領域を残して絶縁層（３４）を形成し、こ
の絶縁層上及びドレイン（３２）のオー電ツクコンタク
ト部分上に金属層（３３）を形成する。Then, an ohmic contact portion is formed between the source (31) and the drain (32) in each of these regions, and an insulating layer (34) is formed leaving a large area. A metal layer (33) is formed on top and on the open contact portion of the drain (32).

この構造の半導体メモリは電気的に等１１１ｋ１回路で
表わせに、第４−の如くなる。その参照費号（３８）で
示す部分はＪＩＩａ−の一点鎖線から左側の部分に相当
し、（３９）ａダイオー−ド接続のＭＯＳ）ランジスタ
でるる。また、参照費号（４０）は第３−の一点鎖線か
ら右側の部分に相当し、（４１）ａ接合形ＭＯ８）ラン
ジスタ、（４２）は第３１１において紙面に喬直友崗に
チャネルをＭするテーバトランジスタで、そのソースを
フローティングゲートとし、ドレインを基板とし、ゲー
トを接合形ＭＯ８）ラン？スタ（３９）のゲートとする
と共にパックゲートを埋込みチャネルとするトランジス
タでＴｏり、スタンドバイ状態で僅かにオンにあるよう
に形成される。（Ｃ１）は金属層（３３）とフローテイ
ングゲー）（３７）との間の静電容量モ。A semiconductor memory having this structure is electrically represented by a 111k1 circuit as shown in 4-th. The part indicated by the reference number (38) corresponds to the part on the left side from the dashed-dotted line of JIIa, and includes the (39)a diode-connected MOS transistor. In addition, reference number (40) corresponds to the part on the right side from the dashed line in No. 3-, (41) A-junction type MO8) transistor, and (42) is a taber with a channel M on the paper in No. 311. In a transistor, its source is a floating gate, its drain is a substrate, and its gate is a junction type MO8) run? It is formed by a transistor whose gate is the gate of the star (39) and whose channel is buried in the pack gate, so that it is slightly turned on in the standby state. (C1) is the capacitance between the metal layer (33) and the floating gate (37).

（Ｃ５）はフローテイングゲー）（３７）と基板（３０
）との間の靜電廖章でめる。（４ｍ）はワード線で、（
４４）ａビット線である。この回路を更に簡略化し７’
ｔ４のが第５−である。(C5) is a floating game) (37) and a board (30
) and the Jingden Liao chapter. (4m) is the word line, (
44) a bit line. This circuit is further simplified to 7'
t4 is the 5th -.

次に、上述のよう＆回路構造を有する本発明メモリの動
作を説明する。Next, the operation of the memory of the present invention having the circuit structure as described above will be explained.

先ず、メモリへの書込みを説明する。First, writing to memory will be explained.

１　　　＃ データ　０　を書込むＫ１１ｌて紘ワードｌ［（４３）
及びビット線（４４）が接地電位にされる（第６図参照
）、これによシ、トランジスタ（４１）がオンと１０、
静電容量（Ｃｉ）の両端には電圧が現われない、また、
フローテイングゲ−）（３７）はＣ４１［電位４り（−
Ｖ、、）　　となる。次に、ワード−〇電圧を高めると
、ダイオード接続のＭ０８トッンジスタ（３９）ａｍバ
イアス状態におかれ、セルには電流は流れないが、埋込
みチャネルのポテンシャル紘高められていく。その途中
でトランジスタ（４２）がオフになるワード鐘−圧を（
ＶＴ、）とすると、ワード線電圧が（ｖＤＤ）になった
ときの７０−ティンダグ−）（３７）の電圧（Ｖ　　　
）はＧＩ （Ｃ１）と（Ｃ６）の容量性結合によシとなる。1 # Write data 0 K11l to Hiro word l [(43)
and the bit line (44) is brought to ground potential (see FIG. 6), which causes the transistor (41) to turn on and 10,
No voltage appears across the capacitance (Ci), and
Floating game) (37) is C41 [potential 4 (-
V,,) becomes. Next, when the word-○ voltage is increased, the diode-connected M08 transistor (39) is placed in a biased state, and although no current flows through the cell, the potential of the buried channel is increased. In the middle of the process, the transistor (42) is turned off.
VT,), when the word line voltage becomes (vDD), the voltage (V
) becomes weak due to capacitive coupling between GI (C1) and (C6).

次いで、ビット線電圧がｖＪ）Ｄｔで引上げられてスタ
ンドパイ状態にされる。この状■でのフローティングゲ
ー）（３７）の電圧（Ｖ、。、）は（Ｃ１）と（Ｃ１）
との容量性結合にょ）となるから、フローティングゲー
ト（３７）＃ｉンソー電圧よりも−ｖｉｍｌ　だけ逆バ
イアスされた状態となる。即ち１０′が書込まれたこと
に１にる。The bit line voltage is then pulled up by vJ)Dt to create a standby state. In this state ■, the voltage (V, ., ) of floating gate) (37) is (C1) and (C1)
Therefore, the floating gate (37) #i is reverse biased by -viml compared to the insaw voltage. In other words, it becomes 1 when 10' is written.

次に、データ１　′の書込みを行うＫｌｌて紘ワード線
電圧を接地電位に、ま丸しット纏電圧を所定の高電圧例
えばｖＤＤＫする。このとき、従来のダイナミックゲイ
／セルと同様に、セルにダイオード接続のトランジスタ
（３９）を騒て書込み電流が流れる。Next, at Kll, where data 1' is written, the voltage on the word line is set to the ground potential, and the voltage on the round line is set to a predetermined high voltage, for example, vDDK. At this time, similar to the conventional dynamic gay/cell, a write current flows through the diode-connected transistor (39) in the cell.

このようにして（Ｃ１）両端に・データＩ　、　＃　ｉ
ｔ：対応した電圧（ｖＩ）Ｄ）を印加した後、ワード線
電圧を（ＶＤ、）　ｔ　テ上昇すセル（ｊ１１１６　［
ｉｌ［）。In this way (C1) data I, #i at both ends
t: After applying the corresponding voltage (vI) D), increase the word line voltage (VD,) t to the cell (j1116 [
il[).

この電圧がワード線に印加されたときの７０−テイング
ゲー）（３７）の電圧（ｖ、。、）はとなる。但し、式
（３）において、弓は式（１）、（２）のＣユに対応す
る静電容量であるが、″の書込時に状トランジスタ（４
１）のドレインが高電圧にるり、そのバイアス効果によ
シフローティングゲート（Ｃ７）Ｈドレイン側で逆バイ
アスされており、ｃｊはｐ　−ｎ接合空乏層容量を含み
その電圧依存性を有するから、ｃ、、＜ｃ。When this voltage is applied to the word line, the voltage (v, . . . ) of 70-Teingge) (37) becomes. However, in equation (3), the bow is the capacitance corresponding to C in equations (1) and (2), but when writing
The drain of 1) is applied to a high voltage and is reverse biased on the drain side of the shifted floating gate (C7) due to the bias effect, and cj includes the p-n junction depletion layer capacitance and has its voltage dependence. c,,<c.

となる・ｔｌ・ＶＴＰは ＶＴＦ　＜　ＶＴＦ なる関係を有する。これはテーパトランジスタ（４２）
のダートの電圧が１１′の書込み時ＩＣＵビット線電圧
に対応して高レベルにるるため、トランジスタ（４２）
がオフし易いという理由による。・tl・VTP has the relationship of VTF < VTF. This is a taper transistor (42)
Since the voltage of the dart of 11' becomes high level corresponding to the ICU bit line voltage during writing, the voltage of the transistor (42)
This is because it is easy to turn off.

このようにしてフローテイングゲー）（３７）は１０Ｉ
の書込みより深くバイアスされて　１０曹込みが行われ
る。これを数量的に表わせば、次のようになる。In this way, floating game) (37) is 10I
The bias is deeper than the writing of , and the 10th write is performed. If this is expressed quantitatively, it will be as follows.

コノ式（４）において、ｖＴＰ（ＶＤ、Ｃ，（Ｃ１であ
って第１項が支配的となる場合にはＣｊ＝Ｃ。In the Kono equation (4), vTP(VD, C, (C1 and when the first term is dominant, Cj=C.

ＶＴＰ”ＶＴＰ と近似しうるから ＃Ｖ　Ｄ　Ｄ　”・（５） となる。従って、′Ｉ′が書込まれた状態ではフローテ
ィングゲート（３７）は％ｏＩの書込拳時よりも深くバ
イアスされており、埋込みチャネルは元金にカットオフ
した状態にある。VTP" can be approximated as VTP, so #V D D "・(5). Therefore, when 'I' is written, the floating gate (37) is biased deeper than when writing %oI, and the buried channel is cut off to the original state.

上述のような書込みが行われｌＣ後に行われる読出しを
以下に説明する。Reading performed after 1C after writing as described above will be described below.

スタンドバイ状態におるメモリの選択されたワード線だ
け電圧を降下させる。このワード線に属するセルのうち
０を書込まれているセルのフローティングゲートは相対
的に浅くバイアスされているから埋込みチャネルトラン
ジスタ（４１）ａ容易にオンしダイオード接続のトラン
ジスタ（３９）も順方向にバイアスされてビット線電圧
を降下させてその電圧降下をビット線に接続されている
センス増幅器を介して記憶ビット％　ｏ＃の読出しを行
われる。この読出しにおいてセンス増幅器により上記電
圧降下が促進されて第６−の実線の如くなる。破線はセ
ンス増幅器がなかつ友としたら降下するであろう電圧波
彫を示している。The voltage is dropped only on the selected word line of the memory in the standby state. Among the cells belonging to this word line, the floating gate of the cell to which 0 is written is relatively shallowly biased, so the buried channel transistor (41)a is easily turned on, and the diode-connected transistor (39) is also turned on in the forward direction. The bit line voltage is biased to lower the bit line voltage, and the stored bit %o# is read out via the sense amplifier connected to the bit line. In this readout, the voltage drop is accelerated by the sense amplifier, resulting in the result as shown by the 6th solid line. The dashed line shows the voltage waveform that would drop if the sense amplifier were missing.

このようにビット線電圧を接地電位に降下させても各セ
ルに形成されているダイオード接続のトランジスタ（３
９）がおるため、同一ビット線に属するセルは書込み可
能状態と社ならず、従ってそれらに記憶−れているデニ
タは保全される。従って、従来のダイナミックゲインセ
ルの如くビット線電圧の降下レベルを制限する丸めの考
慮を払う必要性はない。Even if the bit line voltage is lowered to ground potential in this way, the diode-connected transistor (3
9), the cells belonging to the same bit line are not in the writable state, and the data stored in them is therefore preserved. Therefore, there is no need to take rounding considerations to limit the drop level of the bit line voltage as in conventional dynamic gain cells.

また、ダイオード接続のトランジスタ（ＳＳ）が各セル
におるため非選択のワード、ＩＯナセルら選択さ□れた
セルを介して電圧降下され大ビット線に余計な電流が流
れてしまう□という従来Ｏダイナミックケインセルの欠
点は完全に解決しうる。従って、ビット線上の読出し電
圧社ｌ！朱のダイナミックゲインセルのようにそのビッ
ト線に属するセルの記憶内容によって左右されるという
こともなくなる。In addition, since a diode-connected transistor (SS) is included in each cell, the voltage drops through selected cells such as unselected words and IO nacelles, causing unnecessary current to flow into the large bit line. The shortcomings of dynamic cane cells can be completely overcome. Therefore, the read voltage on the bit line l! Unlike the red dynamic gain cell, it no longer depends on the memory contents of the cell belonging to that bit line.

また、上述のような読出し状態において、ワードＳ電圧
が降下すると同時的にビット線電圧が降下し些状態は上
述の００書込みに鑞かならず、その状態から再びワード
線電圧を上昇させ、次いでビット線電圧をプリチャージ
状態にリセットすると　０が書込まれることになるから
、１０′の読出しに引続いて０が自動的に書込まれる。In addition, in the read state described above, the bit line voltage drops at the same time as the word S voltage drops, and in this state, the above-mentioned 00 write cannot be performed satisfactorily, so the word line voltage is raised again from that state, and then the bit line voltage is lowered. Since resetting the voltage to the precharged state will result in a 0 being written, a 0 is automatically written following the read of 10'.

つまり、リフレッシュが自動的に遂行される。このよう
な特長は１トランジスター１キヤパシタ形と同じであり
コラム系周辺回路も従来形式のものをそのま＼使用し得
る点にもその有用性が現われる。また、上述の如きリフ
レッシュ線従来のダイナミックゲインセルの如くデータ
線を介することなく遂行し得るから、このような点から
も周辺回路の簡易化を推進し得る。In other words, refresh is performed automatically. These features are the same as the 1-transistor, 1-capacitor type, and its usefulness also appears in the fact that the column peripheral circuitry can be of the conventional type as is. Further, since the above-mentioned refresh line can be performed without using a data line as in the conventional dynamic gain cell, the peripheral circuitry can be simplified from this point of view as well.

こ＼までの説明社アータ　０の続出しでめったが、以下
にデータ％、Ｉの読出しについて説明する。この１１′
の読出しはビット線電圧が降下しないという点を除けば
１０′の読出しと＃１ソ同じである。％、７の読出しに
際しワード線電圧をｖ、ｖ’　　以下にすると直ちに書
込み可能な状態になり記憶内容が破壊される虞れがある
ので、ワード線電圧をＶＴＰＩ　ＶＴＦ　　以下になら
ない値の電圧まで降下させるに留めれば、′Ｉ′を非破
壊で読追し得る。このように一旦ワード線電圧Ｖ、（Ｖ
Ｔ、＜Ｖ、＜ＶＤＤ）まで降下させ、ビット線電圧が充
分に確定させられた状態になった稜ワード線電圧を更に
降下させて（菖ｓａｉｇ参照）す７・ツシーを生ず毒積
旨ｔＰうにすれば効率よく大きな読出し電圧で、Ｚｌの
読出しを行える。The explanation so far is that the data 0 continues to appear, but the following explains how to read the data % and I. This 11'
The readout is the same as the readout of #1 except that the bit line voltage does not drop. When reading %, 7, if the word line voltage is lower than v, v', it will immediately become writable and there is a risk that the memory contents will be destroyed, so lower the word line voltage to a voltage that does not fall below VTPI VTF. If you only do this, 'I' can be read and appended non-destructively. In this way, once the word line voltage V, (V
T, <V, <VDD), and the bit line voltage has been sufficiently determined, the edge word line voltage is further lowered (see Iris Saig). If tP is set, Zl can be read efficiently and with a large read voltage.

以上の説明から明らかな如く、本発明によれば次のよう
な効果が得られる。As is clear from the above description, the following effects can be obtained according to the present invention.

■　他のセルに影響を与えることなくビット線電圧を大
きく降下させ得る。■ The bit line voltage can be dropped significantly without affecting other cells.

■　従って、ビット總電圧轄そのピッ）ＩＩＫ属するメ
モリセルのデータに関係なく確定し得る。(2) Therefore, the bit voltage can be determined regardless of the data of the memory cell to which it belongs.

■　非選択ワード線からビット線に電流が流れることは
ないから出力電圧が大である。■ Since no current flows from unselected word lines to bit lines, the output voltage is large.

■　セルへの配線はワード線とビット−〇鵞本で良〈従
来のダイナミックゲインセルで必要であったデータ線が
不要となる。■ Wiring to the cell can be done using word lines and bit lines (no data lines required in conventional dynamic gain cells).

【図面の簡単な説明】[Brief explanation of drawings]

第１図の（１−１）及び（１−２）＃ｉそれヤれ従来の
ダイナミックゲインセルの縦断面図及び匍断面図、第２
図は第１１従来セルの不具合な点を説明するためのメモ
リ回路−１第３脂は本発明セルの縦断面図、第４−は第
３図セル０等価回路図、第５凶は第４図等価回路図をよ
シ簡略化した図、第６１絋本発明メモリの動作を説明す
るｆｃめの波形図である。 回申、（３０）′＃１基板、（３１）はソース、（３２
）Ｆｉミドレイン（３５）＃ｉ基板面、（３６）は埋込
みチャネル、（３７）はフローティングケート、（３４
）は絶縁層、（３３）社金属層である。 特　杵　出　願　人　富士通株式★社 第１図 第２図 第３図 第４図 第５ｖＩＪ(1-1) and (1-2) in Figure 1.
Figure 11 is a memory circuit for explaining the defects of the conventional cell. The third figure is a vertical sectional view of the cell of the present invention, the fourth figure is an equivalent circuit diagram of cell 0 in Figure 3, and the fifth figure is the fourth figure. FIG. 12 is a simplified diagram of the equivalent circuit diagram, and a waveform diagram of the 61st fc-th waveform explaining the operation of the memory of the present invention. circular, (30)'#1 board, (31) is the source, (32
) Fi midrain (35) #i substrate surface, (36) is a buried channel, (37) is a floating cage, (34)
) is an insulating layer, and (33) is a metal layer. Special Pestle Applicant Fujitsu Ltd.★Figure 1 Figure 2 Figure 3 Figure 4 Figure 5vIJ

Claims (1)

【特許請求の範囲】[Claims] 選定された導電形の基板に該導電形と紘逆導電形のソー
ス及びドレインを形成し、該ソースに接合するが上記ド
レインに社接合せず基板真に至る上記ドレイ、ンの導電
形と同種の導電形の堀込みチャネルを形成し該填込みチ
ャネルと上記ソースとにより囲まれる部分に上記選定さ
れた導電形と同種のフローティングゲートを形成し、上
記ソース及びドレイン関上に絶縁層を影成し、該絶縁層
及び上記ドレイン上に電極層を形成してこれにビット線
を接続するか％Ｌ＜ａ当該層自体をビット線とし、上記
ソースにワード線を接続して成ることを４＄−とする半
導体メモリ。A source and a drain of the opposite conductivity type to the selected conductivity type are formed on a substrate of the selected conductivity type, and the conductivity type of the drain is the same as that of the conductivity type of the n, which is connected to the source but not connected to the drain but extends to the substrate. forming a buried channel of conductivity type, forming a floating gate of the same type as the selected conductivity type in a portion surrounded by the buried channel and the source, and forming an insulating layer over the source and drain junctions; Then, an electrode layer is formed on the insulating layer and the drain, and a bit line is connected to it.%L<a The layer itself is used as a bit line, and a word line is connected to the source. - Semiconductor memory.