JPS5879328A - Master slave type latch circuit - Google Patents
Master slave type latch circuitInfo
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- JPS5879328A JPS5879328A JP56177413A JP17741381A JPS5879328A JP S5879328 A JPS5879328 A JP S5879328A JP 56177413 A JP56177413 A JP 56177413A JP 17741381 A JP17741381 A JP 17741381A JP S5879328 A JPS5879328 A JP S5879328A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
Description
【発明の詳細な説明】
この発明は相補形ＭＯ８構造（０ＭＯ８）で構成した単
位ラッチ回路を２段縦続接続してなるマスク・スレーブ
形のラッチ回路に関するものである０ｃｕｏｓインバー
タを２個直列に接続し、入力側には入力信号源との間に
、トランスミッションゲートヲ接続して、２番目のイン
バータの出方と１査Ｕ （Ｄ インバータ入力とを別の
トランスミッションゲートで結んで構成した単位ラッチ
回路を用い、このような単位ラッチ回路１に２段縦続接
続したものｔよ、マスタ・スレーブ形のラッチ回路とし
て牛導体集積回路に多く用いられている。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a mask slave type latch circuit formed by cascading two unit latch circuits each having a complementary MO8 structure (0MO8). Two 0cuos inverters are connected in series. On the input side, a transmission gate is connected between the input signal source and a unit latch circuit is constructed by connecting the output of the second inverter and the input of the 1st inverter (D) with another transmission gate. A device in which two stages are connected in cascade to such a unit latch circuit 1 is often used as a master-slave type latch circuit in conductor integrated circuits.
この樵のラッチ回路は、逆相関係にある２相クロツクに
よりテータ入方、データ保持を繰り返し多段ＶＣ直列接
続した時ＶＣは、カウンタとして使ゎ扛ている。This woodcutter's latch circuit uses two-phase clocks with opposite phases to repeatedly input and hold data, and when multiple stages of VC are connected in series, the VC is used as a counter.
第１図はＣＭＯＢで構成された単位ラッチ回路を示す回
路図で、ｆｌｌおよび（２１ｒｉＯＭＯＢ イア ／＜
−ｐ、ｉ３；ｉｐチャネル１ＪＯ８トランジスタ（以
下ｐ −ＭＯ８Ｔという） Ｑｐ、とπチャネルＭＯ８
）ランジスタ（以下Ω−ＭＯ８Ｔという’） Ｑ、、と
がら放る入力側のトランスミソションゲートであり、（
４）は１）−ＭＯ８ＴＱｐ２とｎ−Ｍｏ５ＴＱｎ２とか
ら成る帰還側のトランスミッションゲートである。第２
図はクロックｖ１．ｖ２の波形図で６す、クロックｖ２
＃′ｉクロックｖ１の反転出方である。FIG. 1 is a circuit diagram showing a unit latch circuit composed of CMOB.
-p, i3; ip channel 1 JO8 transistor (hereinafter referred to as p-MO8T) Qp, and π channel MO8
) transistor (hereinafter referred to as Ω-MO8T') is a transmission gate on the input side that emits a sharp point, (
4) is a transmission gate on the feedback side consisting of 1)-MO8TQp2 and n-Mo5TQn2. Second
The figure shows clock v1. 6 in the waveform diagram of v2, clock v2
#'i This is the inverted output of the clock v1.
第３図はこのような単位ラッチ回路１ｒ２段縦続接続し
１こマスタ・スレーブ形ラッチ回路を示す回路図で、１
段目の単位ラッチ回路り、 ｉｌｉ、インバータ（ｌｕ
ｈよび（＋２１、ｐ−ＭＯ８Ｔ Ｑｐ、４およびｎ−Ｍ
Ｏ８ＴＱ、ｎ、１からなる入力側トランスミッションゲ
ー１− （１＋（） 、並る。２段目の単位ラッチ回路
Ｌ２はインバータ＠１１および（２４、ｐ−ＭＯ８ＴＱ
、２１およびｎ−ＭＯ８ＴＱ、２１からなる入力側トラ
ンスミッションゲート（４）ノ並びにｐ−１ｉ１０８Ｔ
Ｑ１）２２およびａ−ｋｉＯ８Ｔｃ；４．ｏ２２からな
る啼還側トランスミッションゲート噛からなり、ｎ−Ｍ
Ｏ８ＴＱ１１３１２％２２およびｐ−ＭＯ８Ｔ Ｑｎ１
２ ＋、Ｑ、２３のケートにはクロックＶ２が供給され
、１段目の単位ラッチ回路Ｌ１の入力電圧を■、、イン
バータ（ＩＩＩの入カ′−圧ｙｖＩＩ。Figure 3 is a circuit diagram showing a single master/slave type latch circuit in which two stages of unit latch circuits 1r are cascaded.
Unit latch circuit of the stage, ili, inverter (lu
h and (+21, p-MO8T Qp, 4 and n-M
The input side transmission gate 1-(1+()) consisting of O8TQ, n, 1 is lined up. The second stage unit latch circuit L2 is connected to inverter @11 and (24, p-MO8TQ
, 21 and n-MO8TQ, the input side transmission gate (4) consisting of 21 and p-1i108T
Q1) 22 and a-kiO8Tc; 4. It consists of a transmission gate on the return side consisting of o22, n-M
O8TQ11312%22 and p-MO8T Qn1
The clock V2 is supplied to the gates 2+, Q, and 23, and the input voltage of the first-stage unit latch circuit L1 is changed to the input voltage yvII of the inverter (III).
インバータ（１１）の出力電圧をＴｏ 、単位ラッチ回
路Ｌ１の出力電圧をＶ、とする。２段目の単位ラッチ回
路Ｌ２の入−力へは電圧Ｖｃが供給される。インバータ
（２１＋の入力電圧をｖｌ、単位ラッチ回路Ｌ２の出力
電圧をｖｌとする。It is assumed that the output voltage of the inverter (11) is To, and the output voltage of the unit latch circuit L1 is V. A voltage Vc is supplied to the input of the second stage unit latch circuit L2. The input voltage of the inverter (21+) is vl, and the output voltage of the unit latch circuit L2 is vl.
上記構成において、データ入力、データ保持を制御する
２相のクロックｖ１とｖ２とが完全に逆相関係にあれば
、１段目の単位ラッチ回路Ｌｌの入力側トランスミッシ
ョンゲート（１３１をＯＮにした時、２段目の単位ラッ
チ回路Ｌ２の入力側トランスミッションゲー）Ｈは完全
Ｋ ＯＦＦになってお９．１段目の単位ラッチ回路Ｌ１
に入力したデータかそのまま２段目の単位ラッチ回路Ｌ
２に抜けるといういわゆるレーシングは起らない。しか
し、２相り知ツクのうち一方が容量などの影響で時間的
遅れがある場合、レーシングが発生し誤動作の原因とな
っていた。In the above configuration, if the two-phase clocks v1 and v2 that control data input and data retention are in a completely opposite phase relationship, when the input transmission gate (131) of the first stage unit latch circuit Ll is turned on, , the input side transmission gate of the second stage unit latch circuit L2) H is completely K OFF, and 9. The first stage unit latch circuit L1
The data input to the second stage unit latch circuit L
The so-called racing of passing to 2nd place does not occur. However, if there is a time delay in one of the two phase signals due to the influence of capacity, racing occurs and causes malfunction.
この発明は以上のような点に鑑みてなされたもので、こ
のレーシングの発生機構を解析し、レーシングの発生し
ない条件を見出すことによって常に正富動作をするマス
ク・スレーブ形ラッチ回路を実机することを目的として
いる。The present invention has been made in view of the above points, and it is an object of the present invention to analyze the mechanism by which racing occurs and find conditions under which racing does not occur, thereby creating a mask-slave type latch circuit that always operates in Masatomi mode. It is an object.
以下第４図（ａ）および（１））について、クロックｖ
２がｖｌの変化よりも時間ＴＤたけ遅れて動作する場合
のレーシング発生条件を考える。タイミングＴ、では、
■１が単位ラッチ回路Ｌ１に取り込まれる。タイミング
Ｔ２で保持され、かつ単位ラッチ回路Ｌ２に転送される
。タイミングＴ３では単位ラッチ回路Ｌ１は、ＶＡ （
第４図（ａ）では１０ルベル、第４図（ｂ）では゛ｆレ
ベル）を入力するためトランスミッションゲート（＋３
１をＯＮにし、単位ラッチ回ＴｈＬｚは以前の値を保持
するためトランスミッションケート凶ヲＯＦＦとする。Regarding FIG. 4(a) and (1) below, the clock v
Let us consider the racing generation conditions when the controller 2 operates with a delay of time TD from the change in vl. At timing T,
(2) 1 is taken into the unit latch circuit L1. It is held at timing T2 and transferred to unit latch circuit L2. At timing T3, the unit latch circuit L1 is VA (
The transmission gate (+3
1 is turned ON, and the unit latch circuit ThLz is turned OFF in order to hold the previous value.
タイミング’ｒａｏの前半Ｔ３１． Ｔａ２． ’ｒａ
３では、Ｖｌ。First half of timing 'rao T31. Ta2. 'ra
3, Vl.
ｖ２〉０となるために単位ラッチ回路ＬＬＬ２のトラン
スミッションゲートのｎ−ＭＯＢＴｔｉ、ＯＦＦからＯ
Ｎへの遷移状態あるいは完全なＯＮ状塾になっている。In order to make v2>0, n-MOBTti of the transmission gate of unit latch circuit LLL2 is changed from OFF to OFF.
It has become a transition state to N or a complete ON state.
このためタイミングＴ３１． Ｔａ２． ’ｒａａのど
ちらかで単位ラッチ回路Ｌ２のトランスミッションゲー
ト瞥が完全にＯＦＦになる前に単位ラッチ回路Ｌ１０ト
ランスミーツションゲー）ＨがＯＮ状態を開始すること
により、■ムが入力されて単位ラッチ回路Ｌ２の出力り
は反転し、レーシングを起す。ここで、レーシングを起
すタイミングがＴａ２．Ｔａ２．Ｔ３３のいずれかを求
める。簡単化のため、＃！４図（〜において、入力Ｖａ
ｋ電位ＶＤＤからＧＮＤ Ｋ変化させた場合のタイミ
ングＴ３２では、第５図に示すようにすべてのトランス
ミッションゲートのゲート入力信号はＶＤＤであり、高
レベルであるからｐ−ＭＯＢＴｔｉすべて０ＦＩＦ状１
１ｎ−ＭＯ８Ｔｔ′ｉすべてＯＮ状態になる。各節点電
位は、ＶＤＤ（高レベル）Ｉ”ｒ、ＧＮＤ（低レベル）
ヲ加”として示す。単位ラッチ回路Ｌ１の等価回路は単
位ラッチ回路Ｌ１が変化する前の状態では、２つのイン
バータを除くと第６図となり、Ｑｎ１２を飽和領域で、
Ｑｎ。Therefore, timing T31. Ta2. Before the transmission gate of the unit latch circuit L2 is completely turned OFF in either 'raa, the unit latch circuit L10 transmission gate (transmission gate) H starts to turn on, so that The output of L2 is reversed, causing racing. Here, the timing to start racing is Ta2. Ta2. Find either T33. For simplicity, #! Figure 4 (in ~, the input Va
At timing T32 when the k potential is changed from VDD to GND, as shown in FIG. 5, the gate input signals of all transmission gates are VDD and are at a high level, so all p-MOBTti are 0FIF state 1.
1n-MO8Tt'i are all turned on. Each node potential is VDD (high level) I”r, GND (low level)
The equivalent circuit of the unit latch circuit L1 before the change in the unit latch circuit L1 is as shown in FIG. 6 when the two inverters are removed, and Qn12 is in the saturation region.
Qn.
全非飽和領域で解くとｖｌは次式で表わされる。When solved in the entire non-saturated region, vl is expressed by the following equation.
ここでＳｖＤ、 ；電源電圧
■！厘； ｎ−ＭＯ８Ｔのスレッシホールド亀圧
βＮ２；帰還側トランスミッションゲートＱ４）、にお
けるｎ−ＭＯ８ＴＱｎＩ２コンダクタンス（以下コンタ
クタンスをβという）
βｍ ｔ ｅ 入力ｌｉｔ ）ランスミッションゲート
（ＩＩにおけるｎ−ＭＯ８ＴＱｎｌｌのβ
βＮ１：β＊２． ＶＤＤ＝＝ ５Ｖ 、 ＶＢ＝ｏ、
ａｖとすると、Ｖ、 ＝ １．２９Ｖとなり、単位ラッ
チ回路Ｌ１で保持していたＶＤ＝５ＶはＯＶに反転する
。この時単位ラッチ回路Ｌ２でＶ、 ＝ ＯＶが保持さ
れていれば〔１〕式より、Ｖｃ ＝ ５ＶとなってもＶ
、 ＝ １．２９Ｖとなり、Ｖ、＝ＯＶを保持してレー
シングは起きない。Here, SvD, ;Power supply voltage■! Threshold turtle pressure βN2 of n-MO8T; feedback side transmission gate Q4), n-MO8TQnI2 conductance (hereinafter the contactance is referred to as β) βm te input lit) transmission gate (β of n-MO8TQnll at II) βN1:β*2.VDD==5V, VB=o,
If av, then V=1.29V, and VD=5V held by the unit latch circuit L1 is inverted to OV. At this time, if V, = OV is held in the unit latch circuit L2, from formula [1], even if Vc = 5V, V
, = 1.29V, V, = OV is maintained and no racing occurs.
しかし、タイミングＴ３１において単位ラッチ回路Ｌ１
の入力側トランスミッションゲー）０３）がＯＮの状態
で、Ｖｃ ＝ ｏｖから５ＶＫ変化した時、単位ラッチ
回路Ｌ２の入力側トランスミッションゲート瞥もＯＮの
場合Ｖ＝が単位ラッチ回路Ｌ２を反転させる電圧に達し
た時にレーシングが発生する。However, at timing T31, unit latch circuit L1
When the input side transmission gate (03) of the unit latch circuit L2 is ON and Vc = ov changes by 5VK, if the input side transmission gate of the unit latch circuit L2 is also ON, V= reaches a voltage that inverts the unit latch circuit L2. Racing occurs when
次ニ、第４図（１，）において、ＶＡ、ＶＧＮＤからＶ
ＥＩＥＩ Ｋ変化させた場合のタイミングＴ３２では、
〔１〕式から’Ｖｍ ＝１．２９Ｖとなり単位ラッチ回
路Ｌ１は入力側トランスミッションゲート錦がＯＮの状
態にあっても、ＶＤ＝Ｏｖを保持す今ため、タイミング
Ｔ３１では、レーシングは起らない。しかし、タイミン
グＴ３３では、単位ラッチ回路Ｌ１のトランスミッショ
ンゲートＱ３）がＯＮの状！１１Ｃあって、ｖｃ ＝
５ＶからＯＶに変化した時、単位ラッチ回路Ｌ２のトラ
ンスミッションゲート□□□もＯＮの場合、Ｖｌが単位
ランチ回路Ｌ２を反転させる電圧に達した時にレーシン
グが発生する。以上のことから、Ｖムデータのちがいに
より、レーシングはクロックｖ１の立ち上がりあるいは
クロックｖ２の立ち下が９で起る。今後レーシングが発
生する条件は、入力ＶＡがＶＤＤからＧＮＤに変化した
場合のクロックｖ１の立ち上りで考える。Next, in Figure 4 (1,), from VA, VGND to V
At timing T32 when changing EIEI K,
From equation [1], 'Vm = 1.29V, and the unit latch circuit L1 maintains VD = Ov even if the input side transmission gate is in the ON state, so that racing does not occur at timing T31. However, at timing T33, the transmission gate Q3) of the unit latch circuit L1 is ON! There is 11C, vc =
When changing from 5V to OV, if the transmission gate □□□ of the unit latch circuit L2 is also ON, racing occurs when Vl reaches a voltage that inverts the unit latch circuit L2. From the above, depending on the difference in Vm data, racing occurs at the rising edge of clock v1 or the falling edge of clock v2 at 9. The condition under which racing will occur in the future is considered to be the rise of the clock v1 when the input VA changes from VDD to GND.
第４図（ａ） において、タイミングＴ３１でレーシン
グが発生するトランスミッションゲートのゲート入力電
圧ｖ１を求める。第３図及び第４図（ａ）からタイミン
グＴ３１のトランスミッションゲートの状態を第７図に
示す。ここで、各節点電位はＶＤＤ（高レベル）を”ｌ
’、ＧＮＤ（低しベ増を００′とする。インバータが反
転する入力電圧はＶｍ ＝ ＶＤＤ／２であり、ｖｃ＝
ｖＤＤと仮定した時、単位ラッチ回路Ｌｌと単位ラッチ
回路Ｌ２とのトランスミッションゲートの等価回路は第
８図のようになる。レーシングが発生する条件をＶｍ
＝ Ｖｍ ＝ ＶＤＤ／２とし、第８図のすべてのトラ
ンジスタは飽和領域で動作するものと仮定すると単位ラ
ッチ回路Ｌｍ、Ｌ２におけるトランスミッションゲート
のゲート入力電圧’Ｖｌｌｌ Ｖｉ２ａそれぞれ次式で
与えられる。単位ラッチ回路Ｌ１（入力側トランスミッ
ションゲー） ＯＦＦ −ＯＮ）
単位ラッチ回路Ｌ２０ｓ力側トランスミッションゲ−）
ＯＮ−〇ＦＦ’ ）
ここで＊ Ｘ ＝ ’ＶＤＥＩ−ｖｙｍ−ｖｔｐ７１
＝ Ｖａｎ−’Ｖｖ＊−Ｖｉ＋
７２ ” ｖｔ＋ｏ−ｖ、Ｎ−ｖｌ である０β、
１＝β、２＝β旧＝βＮ２とし、ＶＤＤ＝ ５Ｖ 、Ｉ
Ｖ！、ｍ＝Ｖテ。In FIG. 4(a), the gate input voltage v1 of the transmission gate at which racing occurs is determined at timing T31. FIG. 7 shows the state of the transmission gate at timing T31 from FIGS. 3 and 4(a). Here, each node potential is VDD (high level)
', GND (lower and higher voltage is 00'. The input voltage at which the inverter inverts is Vm = VDD/2, and vc =
When it is assumed that vDD, the equivalent circuit of the transmission gate of unit latch circuit Ll and unit latch circuit L2 is as shown in FIG. The conditions for racing to occur are Vm
= Vm = VDD/2 and assuming that all the transistors in FIG. 8 operate in the saturation region, the gate input voltage 'Vllll Vi2a of the transmission gate in the unit latch circuits Lm and L2 is given by the following equations. Unit latch circuit L1 (input side transmission gate) OFF-ON) Unit latch circuit L20s power side transmission gate)
ON-〇FF') Here *X = 'VDEI-vym-vtp71
= Van-'Vv*-Vi+72''vt+ov, N-vl, 0β,
1=β, 2=βold=βN2, VDD=5V, I
V! , m=Vte.
＝０ 、６ Ｖ 、 Ｖ ｍ ＝Ｖ ｍ＝Ｖｎ ａ／２
とすれば、（２）、 （：３）式からＶｌ ｍ＝Ｖ１２
＝２．９８ Ｖとなる。これは、レーシングが発生する
かしないかの境界である。=0, 6V, Vm=Vm=Vn a/2
Then, from equations (2) and (:3), Vl m=V12
=2.98V. This is the boundary between whether racing occurs or not.
βｐ２〉βｐｌ ＋ ｊ９Ｎ２ ）β）ｌｉｔβＰ１＝
β屓ｈβｐ２＝／９＋２とすれば１Ｖｌｌ＞Ｖｌ２とな
り単位ラッチ回路Ｌ】の入力側トランスミッションゲー
ト轄がＯＮする前に単位ラッチ回路Ｌ２の入力側トラン
スミッションゲート瞥が０ＦＩＦするのでレーシングは
発生しない。例えば、β、２＝β１．２＝ １．１β、
ｍ＝１．１９Ｍ１の時には、Ｖｌ １ ＝＝ ３，００
Ｖ、 Ｖ １２＝２．９０Ｖとなりレーシング発生はお
さえられる。すなわち、入力側トランスミッションゲー
トのβよりも帰還側トランスミッションゲートのβを大
きくすることにより、クロック波形に多少の時間遅れが
あってもレーシングを防止できる。βp2〉βpl + j9N2 )β)litβP1=
If β = hβp2 = /9 + 2, then 1Vll>Vl2, and racing does not occur because the input side transmission gate of the unit latch circuit L2 becomes 0FIF before the input side transmission gate of the unit latch circuit L is turned on. For example, β,2=β1.2=1.1β,
When m=1.19M1, Vl 1 == 3,00
V, V12=2.90V, and the occurrence of racing can be suppressed. That is, by making β of the feedback transmission gate larger than β of the input transmission gate, racing can be prevented even if there is some time delay in the clock waveform.
以上詳述したように１この発明になるマスタ・スレーブ
形ラッチ回路では、各単位ラッチ回路の入力側トランス
ミッションゲートを４１１成ｆるＭＯ８Ｔのコンダクタ
ンスβを′帰還側トランスミッションゲートを構成する
ＭＯ８Ｔのコンダクタンスβより大きくしたので、ゲー
トクロックの反転出力に多少の時間遅れがあってもレー
シングを生ずることなく安定に動作する。As detailed above, 1. In the master-slave type latch circuit according to the present invention, the conductance β of the MO8T forming the input transmission gate of each unit latch circuit is the conductance β of the MO8T forming the feedback side transmission gate. Since it is made larger, even if there is some time delay in the inverted output of the gate clock, it operates stably without causing racing.
ｗＪ１図は０Ｍ０Ｂで構成した単位ラッチ回路を示す回
路図、第２図Ｆｉ２相クロックの波形図、第３図はこの
発明を適用するマスタ・スレーブ形ラッチ回路の回路図
、第４図（ＩＬ） ｅ （ｂ）はレーシングの発生機４
１１′ｌｒ説明するための各部波形図、第５図は第４図
（ａ）のタイミングＴ３２におけるマスタースレーブ形
ラッチ回路の状況を示す回路図、第６図は第５図の状況
における単位ラッチ回路Ｌ１のトランスミッションゲー
トの等価回略図、第７図は第４図（ａ）のタイミングＴ
ａｌにおけるマスタ・スレーブ形ラッチ回路の状況を示
す回路図、第８図（、）および（１））はそれぞれ第マ
図の状況における単位ラッチ回路Ｌ１およびＬ２のトラ
ンスミッションゲートの岬価回路図である。
図において、Ｌｌ、 Ｌ２は単位ラッチ回路、Ｈ＋ ＋
１２＋１シｌｊ１曲はインバータ回路、（ｌ濁、（ハ）
は入力側トランスミッションゲート、■、シ褐は帰還側
トランスミッションゲートである。
表お、図中同一符号は同一または相当部分を示す０
代理人 葛 野 信 −（外１名）
第１図
ｚ
第２図
第３図
じ ｂ ５ タ 疎
第５図
第６図
Ａ−ＱＮＤ
第７図
５＝（ｉＮＤ ＴｒＦ＝ＱＮＤ手続補正書（
自発）
５７４・２７
昭和 年 月 日
１、・ｌＧ ｌ’ｌ−の表示 特願昭５６−１
’Ｆ’２４１ｓ号２、発明の名称 マスク・スレー
ブ形ラッチ回路３、補ＩＥをする者
５、補正の対象
明細書の特許請求の範囲の欄および発明の詳細な説明の
楠
６、補正の内容
＋１１明細書の特許請求の範囲を添付別紙のとおりに訂
正する。
＋２１１ｉｌＪ、第３頁第１７〜１９行にｒｎ−ＭＯ８
Ｔ−−−−が供給され、」とあるのをｒ ｎ −Ｍ Ｏ
Ｓ Ｔ Ｑｎｌｌ ＋ Ｑ＋＋２２およびｐ−ＭＯ８Ｔ
Ｑｐ１２ ＋ ＱＰ２１のゲートにはクロックｖ１が
供給され、ｎ −Ｍ Ｏ８Ｔ Ｑｎ Ｉ２＋ Ｑｌ１２
１およびｐ −Ｍ ＯＳ Ｔ ＱＰ １１ ｓ Ｑ ｐ
２２のゲートにはクロックｖ２が供給される。」と訂正
する。
（３）同、第５頁第１４行に「タイミングＴ３ｏ」とお
るのを「タイミングＴ３」と訂正する０（４）同、第９
頁第１３行の〔３〕式にとあるのを
と訂正する。
（６）同第９頁第１１行にＮｖ、ｐｆＪとあるのをｒｌ
ｖＴ、Ｎと訂正する。
（６１同第１０頁第１６行に［入力ＩＩＩ Ｊとあるの
を「帰還側」と訂正する。
（７）同第１０頁第１７行に「帰１１１１１」とあるの
を「入力１１１１ Ｊと訂正する０
？、添付書類の目録
訂正後の特許請求の範囲を示す書面 １通以上
特許請求の範囲
＋ｏ ｋ続接続された第１段および第２段のインバー
タ回路、上記第１段のインバータ回路の入力路に挿入さ
れ相補形ＭＯＳトランジスタからなる入力側トランスミ
ッションゲート、並びに上記第１段のインバータ回路の
入力端と上記第２段のインバータ回路の出力端との間に
接続され、相補形ＭＯＳトランジスタからなる帰還側ト
ランスミッションゲートを備えた単位ラッチ回路を複数
個縦続接続してなるものにおいて、各上記単位ラッチ回
路の上記帰還側トランスミッションゲートを構成スる上
記ＭＯ８）ランジスタのコンダクタンスを上記入力側ト
ランスミッションゲートを構成する上記ＭＯ８トランジ
スタのコンダクタンスより大きくなるようにしたことを
特徴とするマスク・スレーブ形ラッチ回路。Figure wJ1 is a circuit diagram showing a unit latch circuit configured with 0M0B, Figure 2 is a waveform diagram of Fi two-phase clock, Figure 3 is a circuit diagram of a master-slave type latch circuit to which this invention is applied, and Figure 4 (IL). e (b) is the racing generator 4
11'lr A waveform diagram of each part for explanation. FIG. 5 is a circuit diagram showing the state of the master-slave type latch circuit at timing T32 in FIG. 4(a). FIG. 6 is a unit latch circuit in the situation of FIG. 5. An equivalent circuit diagram of the L1 transmission gate, FIG. 7 is the timing T of FIG. 4(a).
Figures 8 (,) and (1)) are circuit diagrams showing the status of the master-slave type latch circuit in Figure 8, respectively, and are circuit diagrams of the transmission gates of the unit latch circuits L1 and L2 in the situation shown in Figure 8, respectively. . In the figure, Ll and L2 are unit latch circuits, and H+ +
12+1 silj1 song is an inverter circuit, (l turbid, (c)
The symbol ``■'' is the transmission gate on the input side, and the symbol ``black'' is the transmission gate on the return side. Tables, the same reference numerals in the figures indicate the same or equivalent parts 0 Agent Shin Kuzuno - (1 other person) Figure 1 z Figure 2 Figure 3 b 5 ta Figure 5 Figure 6 A-QND Figure 7 5 = (iND TrF = QND procedural amendment (
Spontaneous) 574.27 Showa Year Month Day 1, ・lG l'l- Display Patent Application 1987-1
'F'241s No. 2, Title of the invention Mask/slave type latch circuit 3, Supplementary IE maker 5, Claims column of the specification to be amended and Kusunoki 6, Detailed description of the invention, Contents of the amendment +11 The claims of the specification are corrected as shown in the attached appendix. +211ilJ, rn-MO8 on page 3, lines 17-19
"T---- is supplied," is written as r n -M O
S T Qnll + Q++22 and p-MO8T
Clock v1 is supplied to the gate of Qp12 + QP21, and n −M O8T Qn I2+ Ql12
1 and p - M O S T QP 11 s Q p
Clock v2 is supplied to the gate of 22. ” he corrected. (3) Same, page 5, line 14, "Timing T3o" is corrected to "timing T3" 0 (4) Same, 9
Correct the statement in formula [3] on line 13 of the page. (6) Nv and pfJ on page 9, line 11 of the same page are rl
Correct it as vT, N. (61 Input III J on page 10, line 16 of the same page is corrected to ``return side''. (7) On page 10 of the same page, line 17, ``return 11111'' is changed to ``input 1111 J.'' Correction 0 ?, List of attached documents Document showing the scope of claims after correction One or more claims + OK First and second stage inverter circuits connected in series, above-mentioned first stage inverter circuit an input side transmission gate which is inserted into the input path of and is composed of a complementary MOS transistor, and a complementary MOS transistor connected between the input terminal of the first stage inverter circuit and the output terminal of the second stage inverter circuit. in which a plurality of unit latch circuits each having a feedback transmission gate consisting of a plurality of unit latch circuits are cascade-connected, and the conductance of the MO8) transistor constituting the feedback transmission gate of each unit latch circuit is determined by the input transmission gate. A mask slave type latch circuit characterized in that the conductance is larger than the conductance of the MO8 transistor constituting the MO8 transistor.
Claims (1)
回路、上記第１段のインバータ回路の入力路に挿入され
相補形ＭＯ８）ランジスタからなる入力側トランスミッ
ションゲート、並びに上記第１段のインバータ回路の入
力端と上記第２段のインバータ回路の出力端との間に接
続さｔｌ、相補形ＭＯＳトランジスタからなる帰還側ト
ランスミッションゲートを備えた単位ラッチ回路ｉ複影
個紋紋掃続してなるものにおいて、各上記単位ラッチ回
路の上記入力側トランスミッションゲートを構成する上
記ＭＯＳトランジスタのコンダクタンスを上記帰還側ト
ランスミッションゲートを構成する上記ＭＯＳトランジ
スタのコンダクタンスより大きくなるようにしたことを
！％徴とするマスク・スレーブ形ラッチ回路。(1) First-stage and second-stage inverter circuits connected in cascade, an input-side transmission gate consisting of a complementary MO8) transistor inserted in the input path of the first-stage inverter circuit, and the first-stage inverter circuit. A unit latch circuit I is connected between the input terminal of the circuit and the output terminal of the second stage inverter circuit, and has a feedback side transmission gate consisting of a complementary MOS transistor. The conductance of the MOS transistor constituting the input transmission gate of each unit latch circuit is made larger than the conductance of the MOS transistor constituting the feedback transmission gate! Mask slave type latch circuit with % characteristics.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177413A JPS5879328A (en) | 1981-11-04 | 1981-11-04 | Master slave type latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177413A JPS5879328A (en) | 1981-11-04 | 1981-11-04 | Master slave type latch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5879328A true JPS5879328A (en) | 1983-05-13 |
| JPH0212055B2 JPH0212055B2 (en) | 1990-03-16 |
Family
ID=16030485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56177413A Granted JPS5879328A (en) | 1981-11-04 | 1981-11-04 | Master slave type latch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879328A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189136U (en) * | 1984-05-28 | 1985-12-14 | 日本電気株式会社 | latch circuit |
| US4703200A (en) * | 1985-02-28 | 1987-10-27 | Societe pour l'Etude de la Fabrication des Circuits Integres Speciaux - E.F.C.I.S. | Static bistable flip-flop circuit obtained by utilizing CMOS technology |
| JPS62260421A (en) * | 1986-05-06 | 1987-11-12 | Matsushita Electric Ind Co Ltd | Complementary d flip-flop circuit |
| US4933571A (en) * | 1987-09-17 | 1990-06-12 | Siemens Aktiengesellschaft | Synchronizing flip-flop circuit configuration |
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| US5130568A (en) * | 1990-11-05 | 1992-07-14 | Vertex Semiconductor Corporation | Scannable latch system and method |
| EP0744833A2 (en) * | 1995-05-26 | 1996-11-27 | Texas Instruments Incorporated | A flip-flop |
-
1981
- 1981-11-04 JP JP56177413A patent/JPS5879328A/en active Granted
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| EP0744833A2 (en) * | 1995-05-26 | 1996-11-27 | Texas Instruments Incorporated | A flip-flop |
| EP0744833A3 (en) * | 1995-05-26 | 1998-01-07 | Texas Instruments Incorporated | A flip-flop |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212055B2 (en) | 1990-03-16 |
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