JPS5878241A - 符号化デ−タの誤り検出訂正方式 - Google Patents
符号化デ−タの誤り検出訂正方式Info
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- JPS5878241A JPS5878241A JP56176686A JP17668681A JPS5878241A JP S5878241 A JPS5878241 A JP S5878241A JP 56176686 A JP56176686 A JP 56176686A JP 17668681 A JP17668681 A JP 17668681A JP S5878241 A JPS5878241 A JP S5878241A
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- Japan
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は符号化データの1ビット誤り訂正、2ビット誤
り検出、単一4ビットブロック誤り検出が可能な誤り検
出訂正方式に関するものである。
り検出、単一4ビットブロック誤り検出が可能な誤り検
出訂正方式に関するものである。
現在の半導体メモリを用いた記憶装置では、64ピツト
の被符号化データに8ビツトのチェックビットを付加す
ることにより、1ビツトの誤りを訂正し、2ピツトの誤
りを検出する符号(8EC−DED符号と呼ばれている
)が広く使用されている。これに対して、将来の記憶装
置では、現状のメモリ素子が1ピツトのデータ出力数で
あるのに対し、複数ビット(例えば、4ビツトになる可
能性が強いと考えられる)のデータ出力ビツト数を有す
るメモリ素子を使用する様になると思わ才する。
の被符号化データに8ビツトのチェックビットを付加す
ることにより、1ビツトの誤りを訂正し、2ピツトの誤
りを検出する符号(8EC−DED符号と呼ばれている
)が広く使用されている。これに対して、将来の記憶装
置では、現状のメモリ素子が1ピツトのデータ出力数で
あるのに対し、複数ビット(例えば、4ビツトになる可
能性が強いと考えられる)のデータ出力ビツト数を有す
るメモリ素子を使用する様になると思わ才する。
このため、現状の5EC−DED符号に、さらに、複数
ピント(bビット)のブロック状の塊となった誤りを検
出する能力を付与する研究がさかんである。この単一の
ブロック誤りを検出できるSE(”−DE、D符号を、
以下、5EC−DED−8bED符号と11・Pぶこと
にする( 5bEDとはSingleb−bit g
roupError Detectionの略である
)。
ピント(bビット)のブロック状の塊となった誤りを検
出する能力を付与する研究がさかんである。この単一の
ブロック誤りを検出できるSE(”−DE、D符号を、
以下、5EC−DED−8bED符号と11・Pぶこと
にする( 5bEDとはSingleb−bit g
roupError Detectionの略である
)。
ところで、従来の5EC−DED−8bED符号の理論
的構成法では、もつとも実用化される可能性が高いと考
えられるデータ長64ビツトの5BC−DED−84E
D符号の場合、現状の8BC−DED符月より1ビット
多い9ビツトのチェックピット数を必要とする(例えば
電子通信学会電子計算機研究会゛パリティチェックによ
りバイト誤りを検出可能な8EC−DED−8bED符
号の構成法゛昭和56年月月、金田重部著参照)。この
場合、メモリ素子は4ビツトのデータ出力を持っている
から、9ピツトのチェックビットを記憶するだめには、
4ビット出力素子3個か、又は、4ビット出力素子2個
とlビット出力素子1個とを使用せねばならない。この
ことは、54ED機能を付加したために、装置の経済性
が悪化することを意味し、経済性悪化を小さくする為に
1ビツト出カメモリ素子を混在させた場合でも、現状に
比べて余分のメモリ素子を必要とする。まだ、データバ
ス系がノζイト構成とならぬために、制御論理部でも余
分のゲート量を付加しなくてはならない。
的構成法では、もつとも実用化される可能性が高いと考
えられるデータ長64ビツトの5BC−DED−84E
D符号の場合、現状の8BC−DED符月より1ビット
多い9ビツトのチェックピット数を必要とする(例えば
電子通信学会電子計算機研究会゛パリティチェックによ
りバイト誤りを検出可能な8EC−DED−8bED符
号の構成法゛昭和56年月月、金田重部著参照)。この
場合、メモリ素子は4ビツトのデータ出力を持っている
から、9ピツトのチェックビットを記憶するだめには、
4ビット出力素子3個か、又は、4ビット出力素子2個
とlビット出力素子1個とを使用せねばならない。この
ことは、54ED機能を付加したために、装置の経済性
が悪化することを意味し、経済性悪化を小さくする為に
1ビツト出カメモリ素子を混在させた場合でも、現状に
比べて余分のメモリ素子を必要とする。まだ、データバ
ス系がノζイト構成とならぬために、制御論理部でも余
分のゲート量を付加しなくてはならない。
本発明は上記の欠点を除去し、現状のS E C−DE
D符号と同一の8ビツトのチェックビットを64ピツト
の被符号化データに付加するのみで、1ビット誤り訂正
、2ビット誤り検出、単一4ビツト・ブロック誤り検出
を可能とするもので、以下図面について詳細に説明する
。
D符号と同一の8ビツトのチェックビットを64ピツト
の被符号化データに付加するのみで、1ビット誤り訂正
、2ビット誤り検出、単一4ビツト・ブロック誤り検出
を可能とするもので、以下図面について詳細に説明する
。
第1図は誤り検出訂正システムの概略ブロック図を示し
たものである。第1図において、1は被符号化データで
あり、該被符号化データ1はチェックビット生成回路1
0に入力されてチェックビット2となり、このチェック
ビット2と被符号化データ1から符号語3が構成される
。従って、チェックピット生成回路10は符号化回路と
も言える。
たものである。第1図において、1は被符号化データで
あり、該被符号化データ1はチェックビット生成回路1
0に入力されてチェックビット2となり、このチェック
ビット2と被符号化データ1から符号語3が構成される
。従って、チェックピット生成回路10は符号化回路と
も言える。
誤りを含む恐れのある符号語3はシンドローム生成回路
11に入力7−キれ、シンドローム情報4が生成される
。このシンドローム情報4は誤りのビット位置を示す情
報を含んでおり、シンドロームデコード回路12によっ
て誤りビット位置指摘信号5となる。誤り検出回路14
はシンドローム情報4(および必要ならばシンドローム
デコード回路からの情報も)に従って、誤りの発生を報
告する信号7を生成する。誤りを含む可能性のある被符
号化データ1は誤り訂正回路13に送られ、誤りピット
位置指摘信号5に従って誤りのビットを反転することに
よす、誤りを修正された被符号化データ6が作られる。
11に入力7−キれ、シンドローム情報4が生成される
。このシンドローム情報4は誤りのビット位置を示す情
報を含んでおり、シンドロームデコード回路12によっ
て誤りビット位置指摘信号5となる。誤り検出回路14
はシンドローム情報4(および必要ならばシンドローム
デコード回路からの情報も)に従って、誤りの発生を報
告する信号7を生成する。誤りを含む可能性のある被符
号化データ1は誤り訂正回路13に送られ、誤りピット
位置指摘信号5に従って誤りのビットを反転することに
よす、誤りを修正された被符号化データ6が作られる。
誤り、・訂正回路13は2人力排他的論理和(X−OR
)を被符号化データのビット幅分だけならべたものとし
て構成できる。
)を被符号化データのビット幅分だけならべたものとし
て構成できる。
さて、現状広く用いられている5EC−DED符号(1
ビット誤り訂正・2ビット誤り検出符号−)では、64
ビツトの被符号化データ1に8ビツトのチェックビット
2を付加している。これに対して、ブロック誤り検出能
力を付加したS E C−D E L’)符号、すなわ
ち5BC−DED−8bED符号について考えてみる。
ビット誤り訂正・2ビット誤り検出符号−)では、64
ビツトの被符号化データ1に8ビツトのチェックビット
2を付加している。これに対して、ブロック誤り検出能
力を付加したS E C−D E L’)符号、すなわ
ち5BC−DED−8bED符号について考えてみる。
この符号は、1ビット誤り訂正、2ビット誤り検出のみ
ではなく、複数ピッ)(bビット)からなる単lのブロ
ックに生じたbピットまでの任意のブロック誤りを検出
することができる。ブロックのピット幅すなわちbは、
実用的に見てb=4.8.9程度が出現するものと考え
られるが、このうち、主記憶装置には4ビツトのブロッ
ク長のもめが利用される可能性が高いと考えられる。
ではなく、複数ピッ)(bビット)からなる単lのブロ
ックに生じたbピットまでの任意のブロック誤りを検出
することができる。ブロックのピット幅すなわちbは、
実用的に見てb=4.8.9程度が出現するものと考え
られるが、このうち、主記憶装置には4ビツトのブロッ
ク長のもめが利用される可能性が高いと考えられる。
1)=4の5EC−DED−8bED符号、すなわち、
5EC−DED−84ED符号として従来提案されてい
る符号の例を第2図に示す。第2図で空白は“0”であ
る。この従来の例では、被符号化データ(DOlDI・
・・D63)に9ピツトのチェックビット(COlCl
・・・C8)を付加せねばならぬことがわかる。5EC
−IIED−84ED符号の構成法は従来種々提案され
ているが、第2図に示したように、被符号化データ長例
ピットに対しては、いずれも少なくとも9ビツトのチェ
ックビットを必要とする4のばかりである。
5EC−DED−84ED符号として従来提案されてい
る符号の例を第2図に示す。第2図で空白は“0”であ
る。この従来の例では、被符号化データ(DOlDI・
・・D63)に9ピツトのチェックビット(COlCl
・・・C8)を付加せねばならぬことがわかる。5EC
−IIED−84ED符号の構成法は従来種々提案され
ているが、第2図に示したように、被符号化データ長例
ピットに対しては、いずれも少なくとも9ビツトのチェ
ックビットを必要とする4のばかりである。
これに対[〜で、本発明では第3a図のようなパリティ
検査マトリクスによって与えられる符号を使用する。本
符号は、パリティ検査マ) IJクスが奇数重み列の性
質をみたす5EC−DED符号(S4ED能力を有しな
い符号)のパリティ検査マトリクスを出発点として、列
の互換を利用して、出来る限りブロック誤り検出確率が
高くなるようにパリティ検査マトリクスを修正すること
によって得られた符号である。第3a図でも空白は“0
”を意味する。このような符号の生成手法は、人工知能
において1山登り法」と呼ばれる縦型探索の一種が用い
られるが、4符号生成プログラム自体の細かい説明は本
発明とは直接関係がないので省略する。第3a図の符号
は、第2図の符号とは異なり、8ビツトのチェックピッ
)Co、CI・・・C7のみを用いているが、4ピツト
毎のブロック(DO1D]、D2、D3 )(D4、D
5、D6、D7)・・・(D60XD61 、D62、
D63)(CへC1、C2、C3) (C4、C5、C
6、C7)中に生じた2ビツト以上の任意の誤りを検出
できる。なお、第3a図の符号はパリティ検査マトリク
スの各列が奇数重みであるから、1ビット誤りを訂正し
、ランダムな2ビット誤りを検出できる。
検査マトリクスによって与えられる符号を使用する。本
符号は、パリティ検査マ) IJクスが奇数重み列の性
質をみたす5EC−DED符号(S4ED能力を有しな
い符号)のパリティ検査マトリクスを出発点として、列
の互換を利用して、出来る限りブロック誤り検出確率が
高くなるようにパリティ検査マトリクスを修正すること
によって得られた符号である。第3a図でも空白は“0
”を意味する。このような符号の生成手法は、人工知能
において1山登り法」と呼ばれる縦型探索の一種が用い
られるが、4符号生成プログラム自体の細かい説明は本
発明とは直接関係がないので省略する。第3a図の符号
は、第2図の符号とは異なり、8ビツトのチェックピッ
)Co、CI・・・C7のみを用いているが、4ピツト
毎のブロック(DO1D]、D2、D3 )(D4、D
5、D6、D7)・・・(D60XD61 、D62、
D63)(CへC1、C2、C3) (C4、C5、C
6、C7)中に生じた2ビツト以上の任意の誤りを検出
できる。なお、第3a図の符号はパリティ検査マトリク
スの各列が奇数重みであるから、1ビット誤りを訂正し
、ランダムな2ビット誤りを検出できる。
第3b図は、符号の機能の確認のために、第3a図の符
号に対するブロック内3ピットと4ビツトのシンドロー
ムを示したものである。ここで、(イ)はブロック内3
ビット誤りのシンドローム(72種)、(ロ)はブロッ
ク内4ビット誤りのシンドローム(18種)で、シンド
ロームがオール“0”になったり、第3a−図の列ベク
トルのいずれかに一致することはない。なお、第3b図
でも空白は“0パである(ただし、(ロ)の場合、各ブ
ロックには1パターンのみしかない)。
号に対するブロック内3ピットと4ビツトのシンドロー
ムを示したものである。ここで、(イ)はブロック内3
ビット誤りのシンドローム(72種)、(ロ)はブロッ
ク内4ビット誤りのシンドローム(18種)で、シンド
ロームがオール“0”になったり、第3a−図の列ベク
トルのいずれかに一致することはない。なお、第3b図
でも空白は“0パである(ただし、(ロ)の場合、各ブ
ロックには1パターンのみしかない)。
次に、第3a図の符号に対するシンドローム生成回路(
チェックビットを入力しなければ、そのままチェックビ
ット生成回路となる)、シンドロームデコード回路及び
誤り検出回路の具体的構成例を説明する。
チェックビットを入力しなければ、そのままチェックビ
ット生成回路となる)、シンドロームデコード回路及び
誤り検出回路の具体的構成例を説明する。
第4図はシンドローム生成回路の構成例である。
第4図において、被符号化データDOXD1、D2、・
・・D63とチェックビットC0XC2、・・・C7は
第3a図のパリティ検査マトリクスに従って8個の四入
力排他的論理和ゲートX−0Rに入力され、シンドロー
ム情報5OXS11・・・S7が生成される。
・・D63とチェックビットC0XC2、・・・C7は
第3a図のパリティ検査マトリクスに従って8個の四入
力排他的論理和ゲートX−0Rに入力され、シンドロー
ム情報5OXS11・・・S7が生成される。
第5a図島第5b図及び第5C図はシンドロームデコー
ド回路である。即ち、シンドローム情報5O1S11・
・・S7は全体で72個のANDゲート回路に入力され
、誤りビット位置指摘信号EO、El、・・・E63、
EC01EC11・・・Ecrt碍られる。ANDゲー
ト回路の入力で「。」印が付しであるのは、当該信号の
否定に対してANDを取ることを示す。ここで、例えば
第5b図のE2・1は被符号化データのビット24に誤
りがあることを示す信号であり、第5c図のECOはチ
ェックビットCOに誤りであることを示す信号で、誤り
があると“l”を出力する。
ド回路である。即ち、シンドローム情報5O1S11・
・・S7は全体で72個のANDゲート回路に入力され
、誤りビット位置指摘信号EO、El、・・・E63、
EC01EC11・・・Ecrt碍られる。ANDゲー
ト回路の入力で「。」印が付しであるのは、当該信号の
否定に対してANDを取ることを示す。ここで、例えば
第5b図のE2・1は被符号化データのビット24に誤
りがあることを示す信号であり、第5c図のECOはチ
ェックビットCOに誤りであることを示す信号で、誤り
があると“l”を出力する。
第6図は誤り検出回路の構成例である。ここでは、誤り
レット位置指摘信号EO−,E63、BCO〜EC7の
ORを取ることによって1ビット誤り訂正を行なったこ
とを検出し、一方、シンドローム情報SO〜SiのOR
を取ることにより誤りの発生を検出する例を示す。2本
の誤り検出報告信号7..7゜は、シンドローム情報S
O〜S7がオール“0”でなく、かつ、1ビット誤り訂
正が可能な場合(信号7、)と、シンドローム情報がオ
ール“0”ではないが、2ビット誤り又は単一ブロック
誤りの、1ビット誤り訂正としては扱えない場合(信号
72)とを報告している。
レット位置指摘信号EO−,E63、BCO〜EC7の
ORを取ることによって1ビット誤り訂正を行なったこ
とを検出し、一方、シンドローム情報SO〜SiのOR
を取ることにより誤りの発生を検出する例を示す。2本
の誤り検出報告信号7..7゜は、シンドローム情報S
O〜S7がオール“0”でなく、かつ、1ビット誤り訂
正が可能な場合(信号7、)と、シンドローム情報がオ
ール“0”ではないが、2ビット誤り又は単一ブロック
誤りの、1ビット誤り訂正としては扱えない場合(信号
72)とを報告している。
第3a図のような符号の生成は計算機プログラムによる
必要があり、初期値として与える5EC−DED符号に
よって種々の符号ハIJティ検査マトリクスが得られる
。第7図は、第3a図と同じ機能を有する他のへ11テ
イ検査マトリクスの例を示したものである。
必要があり、初期値として与える5EC−DED符号に
よって種々の符号ハIJティ検査マトリクスが得られる
。第7図は、第3a図と同じ機能を有する他のへ11テ
イ検査マトリクスの例を示したものである。
なお、第3a図、第7図ではパリティ検をマトリクスを
奇数重み列としたが、偶数重みとすることもできる。
奇数重み列としたが、偶数重みとすることもできる。
以上水した様に、本発明では64ピツトの被符号化デー
タに対して8ビツトのチェックピットを付加するのみで
、1ビット誤り訂正、2ビット誤り検出、単一4ビット
ブロック誤り検出が可能である。従って、現状の1ビッ
ト誤り訂正02ビット誤り検出符号と同等の冗長ビット
数で複数ピット出力素子の誤りを検出できる。
タに対して8ビツトのチェックピットを付加するのみで
、1ビット誤り訂正、2ビット誤り検出、単一4ビット
ブロック誤り検出が可能である。従って、現状の1ビッ
ト誤り訂正02ビット誤り検出符号と同等の冗長ビット
数で複数ピット出力素子の誤りを検出できる。
また、本発明によれば、単一4ビットブロック誤り検出
機能を付加しても、現状の1ビット誤り訂正・2ビット
誤り検出符号と同等の高速な符号化・復号化が可能であ
る。
機能を付加しても、現状の1ビット誤り訂正・2ビット
誤り検出符号と同等の高速な符号化・復号化が可能であ
る。
また、本発明によれば、記憶装置のデータバス系が現状
と同じバイト構成となるだめ、記憶装置制御論理に余分
なゲートを付加する必要がない。
と同じバイト構成となるだめ、記憶装置制御論理に余分
なゲートを付加する必要がない。
まだ、本発明によれば、8ビツト幅や12ピツト幅とな
っている制御論理部用データバス系LSI論理に適用で
きる。
っている制御論理部用データバス系LSI論理に適用で
きる。
【図面の簡単な説明】
第1図は誤り検出訂正システムの概略ブロック図、第2
図は従来の誤り検出訂正方式に使用する符号例を示す図
、第3a図は本発明の誤り検出訂正方式に使用する符号
例を示す図、第3b図は第3a図の符号におけるブロッ
ク内3ビット、4ビツトの誤りのシンドロームを示す図
、第4図は第3a図の符号に対するシンドローム生成回
路の構成例を示す図、第5a図乃至第5c図はシンドロ
ームデコード回路の構成例を示す図、第6図は誤り検出
回路の構成例を示す図、第7図は本発明の誤り検出訂正
方式に使用する他の符号例を示す図である。 1・・・被符号化データ、2・・・チェックビット、3
・・・符号化データ、4・・・シンドローム、5・・・
誤すビット位置指定信号、6・・・誤り訂正後の被符号
化データ、7・・・誤り検出報告信号、10・・・チェ
ックピット生成回路、11・・・シンドロー、ム生成回
路、12・・・シンドロームデコード回路、13・・・
誤り訂正回路、14・・・誤り検出回路。 第1図 0
図は従来の誤り検出訂正方式に使用する符号例を示す図
、第3a図は本発明の誤り検出訂正方式に使用する符号
例を示す図、第3b図は第3a図の符号におけるブロッ
ク内3ビット、4ビツトの誤りのシンドロームを示す図
、第4図は第3a図の符号に対するシンドローム生成回
路の構成例を示す図、第5a図乃至第5c図はシンドロ
ームデコード回路の構成例を示す図、第6図は誤り検出
回路の構成例を示す図、第7図は本発明の誤り検出訂正
方式に使用する他の符号例を示す図である。 1・・・被符号化データ、2・・・チェックビット、3
・・・符号化データ、4・・・シンドローム、5・・・
誤すビット位置指定信号、6・・・誤り訂正後の被符号
化データ、7・・・誤り検出報告信号、10・・・チェ
ックピット生成回路、11・・・シンドロー、ム生成回
路、12・・・シンドロームデコード回路、13・・・
誤り訂正回路、14・・・誤り検出回路。 第1図 0
Claims (1)
- 【特許請求の範囲】 164ピツトの被符号化データ(Do、 DI、・・・
Do3)から8ビツトのチェックビット(CO9CI、
・・・C7)を、次式 但し、lhi (””0+ 1 +・・・63)は8行
1列の2進列ベクトル、Tは転置 に従って生成し、速波符号化データとチェックビットか
らなる符号語(Do −Do3 、 C’0〜C,7)
からシンドローム情報(So、 81.・・・87)を
、次式、 に従って生成し、該シンドローム情報から誤りビット位
置指摘信号を作り出すと共に誤りの発生を検出し、前記
符号語中の1ビット誤り訂正・2ビット誤り検出を行う
誤り検出訂正方式において、前記(2)式の列ベクトル
Ih□ e Ihl + ”’ Ih63 t 1h6
4 t ・・’1h7□は、データ長64ピツト、チェ
ックビット8ピツトの奇数あるいは偶数重み列の性質を
満足する1ピット誤り訂正・2ピット誤り検出符号にお
けZ〕パリティ倹査マトリクスの列ベクトルを並び換へ
、かつ、72ビツトの符号語を4ビツト毎のブロック1
8個(二分割し、該符号語中の任意の1ビット誤りを訂
正し、任意の2ビット誤りを検出するほか、更に1ブロ
ツク中に生じた任意の3ビツト又は4ビツトの誤りを検
出可能としたことを特徴とする符号化データの誤り検出
訂正方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56176686A JPS5878241A (ja) | 1981-11-04 | 1981-11-04 | 符号化デ−タの誤り検出訂正方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56176686A JPS5878241A (ja) | 1981-11-04 | 1981-11-04 | 符号化デ−タの誤り検出訂正方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5878241A true JPS5878241A (ja) | 1983-05-11 |
Family
ID=16017948
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56176686A Pending JPS5878241A (ja) | 1981-11-04 | 1981-11-04 | 符号化デ−タの誤り検出訂正方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5878241A (ja) |
Cited By (4)
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---|---|---|---|---|
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JPH1011307A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 主記憶装置 |
US5951708A (en) * | 1995-05-30 | 1999-09-14 | Mitsubishi Denki Kabushiki Kaisha | Error correction coding and decoding method, and circuit using said method |
JP2001168732A (ja) * | 1999-10-13 | 2001-06-22 | Quantum Corp | パリティ検査行列を発生する方法および装置、エラー検出コードを用いてコード化ビット列を訂正する方法、コンピュータプログラム、予め規定されたエラーを検出するための装置、ならびにビット列をコード化するための装置 |
Citations (2)
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