JPS5878241A - Error detecting and correcting system for coded data - Google Patents
Error detecting and correcting system for coded dataInfo
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- JPS5878241A JPS5878241A JP56176686A JP17668681A JPS5878241A JP S5878241 A JPS5878241 A JP S5878241A JP 56176686 A JP56176686 A JP 56176686A JP 17668681 A JP17668681 A JP 17668681A JP S5878241 A JPS5878241 A JP S5878241A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
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Abstract
Description
【発明の詳細な説明】
本発明は符号化データの１ビット誤り訂正、２ビット誤
り検出、単一４ビットブロック誤り検出が可能な誤り検
出訂正方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an error detection and correction method capable of 1-bit error correction, 2-bit error detection, and single 4-bit block error detection of encoded data.
現在の半導体メモリを用いた記憶装置では、６４ピツト
の被符号化データに８ビツトのチェックビットを付加す
ることにより、１ビツトの誤りを訂正し、２ピツトの誤
りを検出する符号（８ＥＣ−ＤＥＤ符号と呼ばれている
）が広く使用されている。これに対して、将来の記憶装
置では、現状のメモリ素子が１ピツトのデータ出力数で
あるのに対し、複数ビット（例えば、４ビツトになる可
能性が強いと考えられる）のデータ出力ビツト数を有す
るメモリ素子を使用する様になると思わ才する。Current storage devices using semiconductor memory add 8 check bits to 64 bits of encoded data to create a code (8EC-DED) that corrects 1-bit error and detects 2-bit error. codes) are widely used. In contrast, future storage devices will output multiple bits of data (for example, it is highly likely that it will be 4 bits), whereas current memory elements output one bit of data. It seems likely that memory devices with
このため、現状の５ＥＣ−ＤＥＤ符号に、さらに、複数
ピント（ｂビット）のブロック状の塊となった誤りを検
出する能力を付与する研究がさかんである。この単一の
ブロック誤りを検出できるＳＥ（”−ＤＥ、Ｄ符号を、
以下、５ＥＣ−ＤＥＤ−８ｂＥＤ符号と１１・Ｐぶこと
にする（ ５ｂＥＤとはＳｉｎｇｌｅｂ−ｂｉｔ ｇ
ｒｏｕｐＥｒｒｏｒ Ｄｅｔｅｃｔｉｏｎの略である
）。For this reason, research is underway to add the ability to detect errors in blocks of multiple focus (b bits) to the current 5EC-DED code. SE that can detect this single block error ("-DE, D code,
Below, we will refer to the 5EC-DED-8bED code and the 11.P code (5bED means Singleb-bit g
(abbreviation for roupError Detection).
ところで、従来の５ＥＣ−ＤＥＤ−８ｂＥＤ符号の理論
的構成法では、もつとも実用化される可能性が高いと考
えられるデータ長６４ビツトの５ＢＣ−ＤＥＤ−８４Ｅ
Ｄ符号の場合、現状の８ＢＣ−ＤＥＤ符月より１ビット
多い９ビツトのチェックピット数を必要とする（例えば
電子通信学会電子計算機研究会゛パリティチェックによ
りバイト誤りを検出可能な８ＥＣ−ＤＥＤ−８ｂＥＤ符
号の構成法゛昭和５６年月月、金田重部著参照）。この
場合、メモリ素子は４ビツトのデータ出力を持っている
から、９ピツトのチェックビットを記憶するだめには、
４ビット出力素子３個か、又は、４ビット出力素子２個
とｌビット出力素子１個とを使用せねばならない。この
ことは、５４ＥＤ機能を付加したために、装置の経済性
が悪化することを意味し、経済性悪化を小さくする為に
１ビツト出カメモリ素子を混在させた場合でも、現状に
比べて余分のメモリ素子を必要とする。まだ、データバ
ス系がノζイト構成とならぬために、制御論理部でも余
分のゲート量を付加しなくてはならない。By the way, in the theoretical construction method of the conventional 5EC-DED-8bED code, 5BC-DED-84E with a data length of 64 bits, which is considered to have a high possibility of being put into practical use,
In the case of D code, the number of check pits of 9 bits is required, which is 1 bit more than the current 8BC-DED symbol month. Method of constructing codes (see 1981, written by Shigebe Kaneda). In this case, since the memory element has a 4-bit data output, in order to store 9 check bits,
Either three 4-bit output elements or two 4-bit output elements and one l-bit output element must be used. This means that the addition of the 54ED function deteriorates the economic efficiency of the device, and even if a 1-bit output memory element is mixed in to minimize the deterioration in economic efficiency, it will require extra memory compared to the current situation. Requires an element. Since the data bus system does not yet have a ζite configuration, an extra gate amount must be added to the control logic section.
本発明は上記の欠点を除去し、現状のＳ Ｅ Ｃ−ＤＥ
Ｄ符号と同一の８ビツトのチェックビットを６４ピツト
の被符号化データに付加するのみで、１ビット誤り訂正
、２ビット誤り検出、単一４ビツト・ブロック誤り検出
を可能とするもので、以下図面について詳細に説明する
。The present invention eliminates the above-mentioned drawbacks and improves the current S E C-DE
It enables 1-bit error correction, 2-bit error detection, and single 4-bit block error detection by simply adding 8-bit check bits, which are the same as the D code, to 64-bit encoded data. The drawings will be explained in detail.
第１図は誤り検出訂正システムの概略ブロック図を示し
たものである。第１図において、１は被符号化データで
あり、該被符号化データ１はチェックビット生成回路１
０に入力されてチェックビット２となり、このチェック
ビット２と被符号化データ１から符号語３が構成される
。従って、チェックピット生成回路１０は符号化回路と
も言える。FIG. 1 shows a schematic block diagram of an error detection and correction system. In FIG. 1, 1 is coded data, and the coded data 1 is a check bit generation circuit 1.
0 becomes check bit 2, and code word 3 is constructed from check bit 2 and encoded data 1. Therefore, the check pit generation circuit 10 can also be called an encoding circuit.
誤りを含む恐れのある符号語３はシンドローム生成回路
１１に入力７−キれ、シンドローム情報４が生成される
。このシンドローム情報４は誤りのビット位置を示す情
報を含んでおり、シンドロームデコード回路１２によっ
て誤りビット位置指摘信号５となる。誤り検出回路１４
はシンドローム情報４（および必要ならばシンドローム
デコード回路からの情報も）に従って、誤りの発生を報
告する信号７を生成する。誤りを含む可能性のある被符
号化データ１は誤り訂正回路１３に送られ、誤りピット
位置指摘信号５に従って誤りのビットを反転することに
よす、誤りを修正された被符号化データ６が作られる。The code word 3 that may contain an error is inputted to the syndrome generation circuit 11 and syndrome information 4 is generated. This syndrome information 4 includes information indicating the error bit position, and is turned into an error bit position indicating signal 5 by the syndrome decoding circuit 12. Error detection circuit 14
generates a signal 7 reporting the occurrence of an error according to the syndrome information 4 (and information from the syndrome decoding circuit if necessary). Encoded data 1 that may contain errors is sent to an error correction circuit 13, and error-corrected encoded data 6 is generated by inverting the erroneous bits according to the error pit position indication signal 5. Made.
誤り、・訂正回路１３は２人力排他的論理和（Ｘ−ＯＲ
）を被符号化データのビット幅分だけならべたものとし
て構成できる。The error/correction circuit 13 performs a two-man exclusive OR (X-OR)
) can be arranged by the bit width of the encoded data.
さて、現状広く用いられている５ＥＣ−ＤＥＤ符号（１
ビット誤り訂正・２ビット誤り検出符号−）では、６４
ビツトの被符号化データ１に８ビツトのチェックビット
２を付加している。これに対して、ブロック誤り検出能
力を付加したＳ Ｅ Ｃ−Ｄ Ｅ Ｌ’）符号、すなわ
ち５ＢＣ−ＤＥＤ−８ｂＥＤ符号について考えてみる。Now, the 5EC-DED code (1
Bit error correction/2 bit error detection code -), 64
An 8-bit check bit 2 is added to the 1-bit encoded data. On the other hand, let us consider a SEC-DEL') code that has added block error detection capability, that is, a 5BC-DED-8bED code.
この符号は、１ビット誤り訂正、２ビット誤り検出のみ
ではなく、複数ピッ）（ｂビット）からなる単ｌのブロ
ックに生じたｂピットまでの任意のブロック誤りを検出
することができる。ブロックのピット幅すなわちｂは、
実用的に見てｂ＝４．８．９程度が出現するものと考え
られるが、このうち、主記憶装置には４ビツトのブロッ
ク長のもめが利用される可能性が高いと考えられる。This code is capable of not only 1-bit error correction and 2-bit error detection, but also detects any block error up to b pits occurring in a single block consisting of a plurality of bits (b bits). The pit width of the block, i.e. b, is
In practical terms, it is thought that b=4.8.9 or so will appear, but among these, it is considered that there is a high possibility that a block length of 4 bits will be used for the main storage device.
１）＝４の５ＥＣ−ＤＥＤ−８ｂＥＤ符号、すなわち、
５ＥＣ−ＤＥＤ−８４ＥＤ符号として従来提案されてい
る符号の例を第２図に示す。第２図で空白は“０”であ
る。この従来の例では、被符号化データ（ＤＯｌＤＩ・
・・Ｄ６３）に９ピツトのチェックビット（ＣＯｌＣｌ
・・・Ｃ８）を付加せねばならぬことがわかる。５ＥＣ
−ＩＩＥＤ−８４ＥＤ符号の構成法は従来種々提案され
ているが、第２図に示したように、被符号化データ長例
ピットに対しては、いずれも少なくとも９ビツトのチェ
ックビットを必要とする４のばかりである。1) = 4 5EC-DED-8bED code, i.e.
An example of a code conventionally proposed as the 5EC-DED-84ED code is shown in FIG. In FIG. 2, blanks are "0". In this conventional example, the encoded data (DOLDI
・D63) has a 9-pit check bit (COlCl
...C8) must be added. 5EC
-IIED-84ED code construction methods have been proposed in various ways, but as shown in Figure 2, all of them require at least 9 check bits for the data length example pits to be encoded. It's only 4.
これに対［〜で、本発明では第３ａ図のようなパリティ
検査マトリクスによって与えられる符号を使用する。本
符号は、パリティ検査マ） ＩＪクスが奇数重み列の性
質をみたす５ＥＣ−ＤＥＤ符号（Ｓ４ＥＤ能力を有しな
い符号）のパリティ検査マトリクスを出発点として、列
の互換を利用して、出来る限りブロック誤り検出確率が
高くなるようにパリティ検査マトリクスを修正すること
によって得られた符号である。第３ａ図でも空白は“０
”を意味する。このような符号の生成手法は、人工知能
において１山登り法」と呼ばれる縦型探索の一種が用い
られるが、４符号生成プログラム自体の細かい説明は本
発明とは直接関係がないので省略する。第３ａ図の符号
は、第２図の符号とは異なり、８ビツトのチェックピッ
）Ｃｏ、ＣＩ・・・Ｃ７のみを用いているが、４ピツト
毎のブロック（ＤＯ１Ｄ］、Ｄ２、Ｄ３ ）（Ｄ４、Ｄ
５、Ｄ６、Ｄ７）・・・（Ｄ６０ＸＤ６１ 、Ｄ６２、
Ｄ６３）（ＣへＣ１、Ｃ２、Ｃ３） （Ｃ４、Ｃ５、Ｃ
６、Ｃ７）中に生じた２ビツト以上の任意の誤りを検出
できる。なお、第３ａ図の符号はパリティ検査マトリク
スの各列が奇数重みであるから、１ビット誤りを訂正し
、ランダムな２ビット誤りを検出できる。On the other hand, the present invention uses a code given by a parity check matrix as shown in FIG. 3a. This code uses the parity check matrix of a 5EC-DED code (a code without S4ED capability) whose IJ matrix satisfies the properties of an odd weight sequence as a starting point, and uses column compatibility to block as many blocks as possible. This code is obtained by modifying the parity check matrix to increase the probability of error detection. In Figure 3a, the blank is “0”.
This code generation method uses a type of vertical search called "one-hill climbing method" in artificial intelligence, but the detailed explanation of the 4-code generation program itself is not directly related to the present invention. Therefore, it will be omitted. The code in FIG. 3a differs from the code in FIG. D4, D
5, D6, D7)...(D60XD61, D62,
D63) (C1, C2, C3 to C) (C4, C5, C
6, C7) can detect any error of 2 or more bits. In the code shown in FIG. 3a, each column of the parity check matrix has an odd weight, so it is possible to correct a 1-bit error and detect a random 2-bit error.
第３ｂ図は、符号の機能の確認のために、第３ａ図の符
号に対するブロック内３ピットと４ビツトのシンドロー
ムを示したものである。ここで、（イ）はブロック内３
ビット誤りのシンドローム（７２種）、（ロ）はブロッ
ク内４ビット誤りのシンドローム（１８種）で、シンド
ロームがオール“０”になったり、第３ａ−図の列ベク
トルのいずれかに一致することはない。なお、第３ｂ図
でも空白は“０パである（ただし、（ロ）の場合、各ブ
ロックには１パターンのみしかない）。FIG. 3b shows the syndrome of 3 pits and 4 bits in a block for the code of FIG. 3a, in order to confirm the function of the code. Here, (a) is 3 in the block
Bit error syndrome (72 types), (b) is a syndrome of 4 bit errors in a block (18 types), and the syndrome is all "0" or matches one of the column vectors in Figure 3a. There isn't. In addition, in FIG. 3b, the blank is also "0 pa" (however, in the case of (b), each block has only one pattern).
次に、第３ａ図の符号に対するシンドローム生成回路（
チェックビットを入力しなければ、そのままチェックビ
ット生成回路となる）、シンドロームデコード回路及び
誤り検出回路の具体的構成例を説明する。Next, the syndrome generation circuit (
(If a check bit is not input, it becomes a check bit generation circuit as it is), a specific configuration example of a syndrome decoding circuit and an error detection circuit will be explained.
第４図はシンドローム生成回路の構成例である。FIG. 4 shows an example of the configuration of the syndrome generation circuit.
第４図において、被符号化データＤＯＸＤ１、Ｄ２、・
・・Ｄ６３とチェックビットＣ０ＸＣ２、・・・Ｃ７は
第３ａ図のパリティ検査マトリクスに従って８個の四入
力排他的論理和ゲートＸ−０Ｒに入力され、シンドロー
ム情報５ＯＸＳ１１・・・Ｓ７が生成される。In FIG. 4, encoded data DOXD1, D2, .
. . D63 and check bits C0XC2, .
第５ａ図島第５ｂ図及び第５Ｃ図はシンドロームデコー
ド回路である。即ち、シンドローム情報５Ｏ１Ｓ１１・
・・Ｓ７は全体で７２個のＡＮＤゲート回路に入力され
、誤りビット位置指摘信号ＥＯ、Ｅｌ、・・・Ｅ６３、
ＥＣ０１ＥＣ１１・・・Ｅｃｒｔ碍られる。ＡＮＤゲー
ト回路の入力で「。」印が付しであるのは、当該信号の
否定に対してＡＮＤを取ることを示す。ここで、例えば
第５ｂ図のＥ２・１は被符号化データのビット２４に誤
りがあることを示す信号であり、第５ｃ図のＥＣＯはチ
ェックビットＣＯに誤りであることを示す信号で、誤り
があると“ｌ”を出力する。FIG. 5a, FIG. 5b and FIG. 5C are syndrome decoding circuits. That is, syndrome information 5O1S11・
...S7 is input to a total of 72 AND gate circuits, and error bit position pointing signals EO, El, ...E63,
EC01EC11... Ecrt is improved. The ``.'' mark at the input of the AND gate circuit indicates that an AND operation is performed on the negation of the signal. Here, for example, E2.1 in Fig. 5b is a signal indicating that there is an error in bit 24 of the encoded data, and ECO in Fig. 5c is a signal indicating that there is an error in the check bit CO. If there is, it outputs "l".
第６図は誤り検出回路の構成例である。ここでは、誤り
レット位置指摘信号ＥＯ−，Ｅ６３、ＢＣＯ〜ＥＣ７の
ＯＲを取ることによって１ビット誤り訂正を行なったこ
とを検出し、一方、シンドローム情報ＳＯ〜ＳｉのＯＲ
を取ることにより誤りの発生を検出する例を示す。２本
の誤り検出報告信号７．．７゜は、シンドローム情報Ｓ
Ｏ〜Ｓ７がオール“０”でなく、かつ、１ビット誤り訂
正が可能な場合（信号７、）と、シンドローム情報がオ
ール“０”ではないが、２ビット誤り又は単一ブロック
誤りの、１ビット誤り訂正としては扱えない場合（信号
７２）とを報告している。FIG. 6 shows an example of the configuration of the error detection circuit. Here, it is detected that 1-bit error correction has been performed by ORing the errorlet position indication signals EO-, E63, and BCO to EC7, and on the other hand, ORing the syndrome information SO to Si
An example of detecting the occurrence of an error by taking . Two error detection report signals7. ．． 7° is syndrome information S
When O to S7 are not all “0” and 1-bit error correction is possible (signal 7), and when the syndrome information is not all “0” but 2-bit error or single block error, 1 It is reported that the error cannot be treated as bit error correction (signal 72).
第３ａ図のような符号の生成は計算機プログラムによる
必要があり、初期値として与える５ＥＣ−ＤＥＤ符号に
よって種々の符号ハＩＪティ検査マトリクスが得られる
。第７図は、第３ａ図と同じ機能を有する他のへ１１テ
イ検査マトリクスの例を示したものである。It is necessary to generate a code as shown in FIG. 3a by a computer program, and various code high-IJT check matrices can be obtained by using the 5EC-DED code given as an initial value. FIG. 7 shows an example of another H11 test matrix having the same functionality as FIG. 3a.
なお、第３ａ図、第７図ではパリティ検をマトリクスを
奇数重み列としたが、偶数重みとすることもできる。In addition, in FIGS. 3a and 7, the matrix used for parity detection is an odd numbered weight sequence, but an even numbered weighted matrix can also be used.
以上水した様に、本発明では６４ピツトの被符号化デー
タに対して８ビツトのチェックピットを付加するのみで
、１ビット誤り訂正、２ビット誤り検出、単一４ビット
ブロック誤り検出が可能である。従って、現状の１ビッ
ト誤り訂正０２ビット誤り検出符号と同等の冗長ビット
数で複数ピット出力素子の誤りを検出できる。As mentioned above, the present invention enables 1-bit error correction, 2-bit error detection, and single 4-bit block error detection by simply adding 8-bit check pits to 64-pit encoded data. be. Therefore, errors in multiple pit output elements can be detected with the same number of redundant bits as the current 1-bit error correction 02-bit error detection code.
また、本発明によれば、単一４ビットブロック誤り検出
機能を付加しても、現状の１ビット誤り訂正・２ビット
誤り検出符号と同等の高速な符号化・復号化が可能であ
る。Further, according to the present invention, even if a single 4-bit block error detection function is added, high-speed encoding and decoding equivalent to the current 1-bit error correction/2-bit error detection code is possible.
また、本発明によれば、記憶装置のデータバス系が現状
と同じバイト構成となるだめ、記憶装置制御論理に余分
なゲートを付加する必要がない。Furthermore, according to the present invention, since the data bus system of the storage device has the same byte configuration as the current one, there is no need to add extra gates to the storage device control logic.
まだ、本発明によれば、８ビツト幅や１２ピツト幅とな
っている制御論理部用データバス系ＬＳＩ論理に適用で
きる。However, the present invention can be applied to a data bus system LSI logic for a control logic section having an 8-bit width or a 12-bit width.
【図面の簡単な説明】
第１図は誤り検出訂正システムの概略ブロック図、第２
図は従来の誤り検出訂正方式に使用する符号例を示す図
、第３ａ図は本発明の誤り検出訂正方式に使用する符号
例を示す図、第３ｂ図は第３ａ図の符号におけるブロッ
ク内３ビット、４ビツトの誤りのシンドロームを示す図
、第４図は第３ａ図の符号に対するシンドローム生成回
路の構成例を示す図、第５ａ図乃至第５ｃ図はシンドロ
ームデコード回路の構成例を示す図、第６図は誤り検出
回路の構成例を示す図、第７図は本発明の誤り検出訂正
方式に使用する他の符号例を示す図である。
１・・・被符号化データ、２・・・チェックビット、３
・・・符号化データ、４・・・シンドローム、５・・・
誤すビット位置指定信号、６・・・誤り訂正後の被符号
化データ、７・・・誤り検出報告信号、１０・・・チェ
ックピット生成回路、１１・・・シンドロー、ム生成回
路、１２・・・シンドロームデコード回路、１３・・・
誤り訂正回路、１４・・・誤り検出回路。
第１図
０[Brief explanation of the drawings] Figure 1 is a schematic block diagram of the error detection and correction system;
3A is a diagram showing an example of a code used in the conventional error detection and correction method, FIG. 3B is a diagram showing an example of a code used in the error detection and correction method of the present invention, and FIG. FIG. 4 is a diagram showing a configuration example of a syndrome generation circuit for the code of FIG. 3a, FIGS. 5a to 5c are diagrams showing a configuration example of a syndrome decoding circuit, FIG. 6 is a diagram showing an example of the configuration of an error detection circuit, and FIG. 7 is a diagram showing another example of codes used in the error detection and correction system of the present invention. 1... Encoded data, 2... Check bit, 3
...Encoded data, 4...Syndrome, 5...
Erroneous bit position designation signal, 6... Coded data after error correction, 7... Error detection report signal, 10... Check pit generation circuit, 11... Syndrome generation circuit, 12. ...Syndrome decoding circuit, 13...
error correction circuit, 14... error detection circuit; Figure 1 0
Claims (1)
Ｄｏ３）から８ビツトのチェックビット（ＣＯ９ＣＩ、
・・・Ｃ７）を、次式 但し、ｌｈｉ （””０＋ １ ＋・・・６３）は８行
１列の２進列ベクトル、Ｔは転置 に従って生成し、速波符号化データとチェックビットか
らなる符号語（Ｄｏ −Ｄｏ３ 、 Ｃ’０〜Ｃ，７）
からシンドローム情報（Ｓｏ、 ８１．・・・８７）を
、次式、 に従って生成し、該シンドローム情報から誤りビット位
置指摘信号を作り出すと共に誤りの発生を検出し、前記
符号語中の１ビット誤り訂正・２ビット誤り検出を行う
誤り検出訂正方式において、前記（２）式の列ベクトル
Ｉｈ□ ｅ Ｉｈｌ ＋ ”’ Ｉｈ６３ ｔ １ｈ６
４ ｔ ・・’１ｈ７□は、データ長６４ピツト、チェ
ックビット８ピツトの奇数あるいは偶数重み列の性質を
満足する１ピット誤り訂正・２ピット誤り検出符号にお
けＺ〕パリティ倹査マトリクスの列ベクトルを並び換へ
、かつ、７２ビツトの符号語を４ビツト毎のブロック１
８個（二分割し、該符号語中の任意の１ビット誤りを訂
正し、任意の２ビット誤りを検出するほか、更に１ブロ
ツク中に生じた任意の３ビツト又は４ビツトの誤りを検
出可能としたことを特徴とする符号化データの誤り検出
訂正方式。[Claims] 164 pit encoded data (Do, DI,...
Do3) to 8-bit check bit (CO9CI,
...C7) is expressed by the following formula, where lhi (""0+ 1 +...63) is a binary column vector of 8 rows and 1 column, T is generated according to transposition, and is generated from fast wave encoded data and check bit. code word (Do −Do3, C'0~C,7)
Syndrome information (So, 81...87) is generated according to the following equation, an error bit position indicating signal is generated from the syndrome information, and occurrence of an error is detected, and 1-bit error correction in the code word is performed. - In the error detection and correction method that performs 2-bit error detection, the column vector Ih□ e Ihl + "' Ih63 t 1h6 in the above formula (2)
4t...'1h7□ is the column vector of the parity check matrix in a 1-pit error correction/2-bit error detection code that satisfies the properties of an odd or even weight sequence with a data length of 64 pits and a check bit of 8 pits. and rearrange the 72-bit code word into block 1 of every 4 bits.
8 bits (divides into two, corrects any 1-bit error in the codeword, detects any 2-bit error, and can also detect any 3-bit or 4-bit error that occurs in one block) An error detection and correction method for encoded data, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176686A JPS5878241A (en) | 1981-11-04 | 1981-11-04 | Error detecting and correcting system for coded data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176686A JPS5878241A (en) | 1981-11-04 | 1981-11-04 | Error detecting and correcting system for coded data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5878241A true JPS5878241A (en) | 1983-05-11 |
Family
ID=16017948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56176686A Pending JPS5878241A (en) | 1981-11-04 | 1981-11-04 | Error detecting and correcting system for coded data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878241A (en) |
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