JPS5876884A - 表示盤のランプ点灯制御装置 - Google Patents
表示盤のランプ点灯制御装置Info
- Publication number
- JPS5876884A JPS5876884A JP17472381A JP17472381A JPS5876884A JP S5876884 A JPS5876884 A JP S5876884A JP 17472381 A JP17472381 A JP 17472381A JP 17472381 A JP17472381 A JP 17472381A JP S5876884 A JPS5876884 A JP S5876884A
- Authority
- JP
- Japan
- Prior art keywords
- data
- lamp
- circuit
- output
- display panel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多数のランプを使用する各種表示盤等のランプ
点灯制御装置に関する。特に、電話交換機や電子計算機
を含む各種の装置の操作パネル面の表示に適するもので
、棒グラフ状にランプ表示を行うための装置に関するも
のである。
点灯制御装置に関する。特に、電話交換機や電子計算機
を含む各種の装置の操作パネル面の表示に適するもので
、棒グラフ状にランプ表示を行うための装置に関するも
のである。
従来この種の装置では、ランプデータとして点灯させた
いビットのみをセットした、っまシランプ点灯位置とビ
ット位置とを対応させたデータフォーマットを採ってい
るものが多かった。従来例装置の回路は、第１図に示す
ように１ラングデータＬＤおよびサンプリングパルスＢ
Ｐが入力する多数のデータレジスタＲと、このデータレ
ジスタＲの出力に接続された多数のランプＬと（より構
成されている。この回路構成により、例えば、いまラン
プＬ、 ％ Ｌ４を点灯させて、第２図に示すような表
示盤のランプｒ、＋ｏ ％ Ｌ４を棒グラフ状に表示さ
せる場合には、データＬＤを１６ビツトで受信し、さら
にサンプリングパルス８ＰＫよシデータレジスタＲをセ
ットする必要がある。っま９データレジスタＲはへキサ
表示で（００１′ＩＰ）のデータを受け、サンプリング
パルス８ＰＫよりラッチされて、セットされたデータレ
ジスタＲＱ ％ Ｒ４に該当するランプＬ、 ％ １４
を点灯させている。この回路構成では、表示盤へのデー
タ線数が多くなり、かつデータ送出後バス上のデータが
安定するまでのタイミングを採ってサンプリングパルス
ＳＰを送出しなくてはならない丸め、複雑な制御回路を
準備しなければならない２つの大きな欠点があった。
いビットのみをセットした、っまシランプ点灯位置とビ
ット位置とを対応させたデータフォーマットを採ってい
るものが多かった。従来例装置の回路は、第１図に示す
ように１ラングデータＬＤおよびサンプリングパルスＢ
Ｐが入力する多数のデータレジスタＲと、このデータレ
ジスタＲの出力に接続された多数のランプＬと（より構
成されている。この回路構成により、例えば、いまラン
プＬ、 ％ Ｌ４を点灯させて、第２図に示すような表
示盤のランプｒ、＋ｏ ％ Ｌ４を棒グラフ状に表示さ
せる場合には、データＬＤを１６ビツトで受信し、さら
にサンプリングパルス８ＰＫよシデータレジスタＲをセ
ットする必要がある。っま９データレジスタＲはへキサ
表示で（００１′ＩＰ）のデータを受け、サンプリング
パルス８ＰＫよりラッチされて、セットされたデータレ
ジスタＲＱ ％ Ｒ４に該当するランプＬ、 ％ １４
を点灯させている。この回路構成では、表示盤へのデー
タ線数が多くなり、かつデータ送出後バス上のデータが
安定するまでのタイミングを採ってサンプリングパルス
ＳＰを送出しなくてはならない丸め、複雑な制御回路を
準備しなければならない２つの大きな欠点があった。
また最近データ線の数を少なくしサンプリングパルス８
Ｐを出さない装置龜考見られていた。この装置の回路は
、例えば第３図に示すように、４ビツトのランプデータ
ＬＤを１６ビツトに展開する４ビツト入力１６ビツト出
力のデコーダＤＣと、このデコーダｐｃにベース電極が
接続され九多数のトランジスタＴｒと、このトランジス
タＴｒのコレクタ電極間を接続する多数のダイオードＤ
およびランプＬとＫより構成されている。この回路構成
により、例えば、いまランプＩＪ、 −％−Ｌｓを点灯
させて、第２図の表示盤のランプＬ、 −Ｉ４を棒グラ
フ状に表示させる場合には、ヘキサ表示で「５」を表わ
す４ビツトのデータＩ、ＤがデコーダＤｏに送出される
。データＬＤは、４ビツトを１６ビツトに展開するデコ
ーダＤＣによりデコーダＤＣの「５」の位置くのみ信号
が出力されトランジスタＴｒ３がオンする。このトラン
ジスタＴｒ３がオンすることＫより２ンプＬ３が点灯す
る。さらにダイオードＤ２を経由した電流によりランプ
Ｌｚカ点灯し、以下同様にダイオードＤ１を経由してラ
ンプＬ１およびダイオードＤｏを経由してランプＬｏの
計４個のランプが点灯して棒グラフ状の表示がなされる
。しかしこの回路構成においても点灯させるランプ数が
多くなるにつれ、多数のランプを同時に点灯させるため
にドライバであるトランジスタＴｒの電流容量が大きく
なシ、かつダイオードの数が増加して回路素子数が非常
に増大してしまう欠点があった。
Ｐを出さない装置龜考見られていた。この装置の回路は
、例えば第３図に示すように、４ビツトのランプデータ
ＬＤを１６ビツトに展開する４ビツト入力１６ビツト出
力のデコーダＤＣと、このデコーダｐｃにベース電極が
接続され九多数のトランジスタＴｒと、このトランジス
タＴｒのコレクタ電極間を接続する多数のダイオードＤ
およびランプＬとＫより構成されている。この回路構成
により、例えば、いまランプＩＪ、 −％−Ｌｓを点灯
させて、第２図の表示盤のランプＬ、 −Ｉ４を棒グラ
フ状に表示させる場合には、ヘキサ表示で「５」を表わ
す４ビツトのデータＩ、ＤがデコーダＤｏに送出される
。データＬＤは、４ビツトを１６ビツトに展開するデコ
ーダＤＣによりデコーダＤＣの「５」の位置くのみ信号
が出力されトランジスタＴｒ３がオンする。このトラン
ジスタＴｒ３がオンすることＫより２ンプＬ３が点灯す
る。さらにダイオードＤ２を経由した電流によりランプ
Ｌｚカ点灯し、以下同様にダイオードＤ１を経由してラ
ンプＬ１およびダイオードＤｏを経由してランプＬｏの
計４個のランプが点灯して棒グラフ状の表示がなされる
。しかしこの回路構成においても点灯させるランプ数が
多くなるにつれ、多数のランプを同時に点灯させるため
にドライバであるトランジスタＴｒの電流容量が大きく
なシ、かつダイオードの数が増加して回路素子数が非常
に増大してしまう欠点があった。
本発明者は、棒グラフ表示の場合には、各ランプについ
て全ビットの情報が々くとも、その最大端の位置を情報
として知ることができれば十分であり、回路も中間のラ
ンプについてはその各々を点滅する必要がないため、情
報および回路が簡単になる点に着目し、本発明を完成す
るに至った。
て全ビットの情報が々くとも、その最大端の位置を情報
として知ることができれば十分であり、回路も中間のラ
ンプについてはその各々を点滅する必要がないため、情
報および回路が簡単になる点に着目し、本発明を完成す
るに至った。
本発明は、上記の欠点を解決し、表示盤に引込むデータ
線数が少なく、かつサンプリングパルスのような特殊表
制御信号を入力することもなく、しかもランプの数が増
えても回路素子数の増加分を少なく抑えて、入力データ
を棒グラフ状に表示し得る表示盤のランプ点灯制御装置
を提供することを目的とする。
線数が少なく、かつサンプリングパルスのような特殊表
制御信号を入力することもなく、しかもランプの数が増
えても回路素子数の増加分を少なく抑えて、入力データ
を棒グラフ状に表示し得る表示盤のランプ点灯制御装置
を提供することを目的とする。
本発明は、多数のランプとデータ受信回路とランプ制御
回路とランプドライバとを備え、各稽情報を棒グラフ状
に表示する表示盤の点灯制御装置において、バイナリフ
ォーマットでデータを受信する手段と、高速クロックパ
ルスでカウンタを進める手段と、カウンタ値と入力デー
タとの一致をとる手段と、上記クロックパルスによって
一致がとれるまでビットシフタを進める手段とを備え、
このビットシフタをデコーダとして応用しランプデータ
に対応する位置まで連続的にランプを点灯して棒グラフ
状に表示するように構成されたことを特徴とする。
回路とランプドライバとを備え、各稽情報を棒グラフ状
に表示する表示盤の点灯制御装置において、バイナリフ
ォーマットでデータを受信する手段と、高速クロックパ
ルスでカウンタを進める手段と、カウンタ値と入力デー
タとの一致をとる手段と、上記クロックパルスによって
一致がとれるまでビットシフタを進める手段とを備え、
このビットシフタをデコーダとして応用しランプデータ
に対応する位置まで連続的にランプを点灯して棒グラフ
状に表示するように構成されたことを特徴とする。
次に本発明について図面を参照して説明する。
第４図は本発明実施例装置の回路構成図である。
高速り胃ツクパルスＯＫを入力信号とする１６進のカウ
ンタＣ１のカウント出力はアンド回路ムＤ１の一方の入
力に接続される。このアンド回路ＡＤｌの他方の入力に
は、ランプデータＬＤが与えられる。このカウンタＣ１
のリセット入力には、１６進のカウンタＣ２およびＣ３
を組合せた２５６進のカウンタ出力が接続される。この
カウンタＣ２およびＯＩの入力ＫＦｉ、前記高速クロッ
クパルスＯＫが与えられる。
ンタＣ１のカウント出力はアンド回路ムＤ１の一方の入
力に接続される。このアンド回路ＡＤｌの他方の入力に
は、ランプデータＬＤが与えられる。このカウンタＣ１
のリセット入力には、１６進のカウンタＣ２およびＣ３
を組合せた２５６進のカウンタ出力が接続される。この
カウンタＣ２およびＯＩの入力ＫＦｉ、前記高速クロッ
クパルスＯＫが与えられる。
またアンド回路ムＤ１の出力は、Ｒ８フリップ７０ツブ
回路Ｐ／ＩＦ′のセット人力に接続される。このフリッ
プフロップ回路’ＩＩ／Ｆのリセット人力には、前記カ
ウンタＣ３の出力が接続されるｄこの７リツプフロツプ
回路ＩＰ／Ｆの出力は、アンド回路ムＤ２の反転入力に
接続され、こｑアンド回路ムＤ２の他の入力には、前記
高速クロックパルスＯＫがみえられる。
回路Ｐ／ＩＦ′のセット人力に接続される。このフリッ
プフロップ回路’ＩＩ／Ｆのリセット人力には、前記カ
ウンタＣ３の出力が接続されるｄこの７リツプフロツプ
回路ＩＰ／Ｆの出力は、アンド回路ムＤ２の反転入力に
接続され、こｑアンド回路ムＤ２の他の入力には、前記
高速クロックパルスＯＫがみえられる。
このアンド回路ムＤ２の出力は１、シリアルデータをバ
ラレルデーダに変換する２組のビットシフタ８Ｔ１．８
Ｔ２に接続される。このビット７７２８丁１、ＢＴ２の
各リセット入力には、前記カウンタＣ３の出力が接続さ
れる。このビットシフタ８Ｔ１．８Ｔ２の各出力には、
多数のランプＬが接続される。
ラレルデーダに変換する２組のビットシフタ８Ｔ１．８
Ｔ２に接続される。このビット７７２８丁１、ＢＴ２の
各リセット入力には、前記カウンタＣ３の出力が接続さ
れる。このビットシフタ８Ｔ１．８Ｔ２の各出力には、
多数のランプＬが接続される。
このような構成で、本実施例の動作についてランプｂｏ
−ｂｙを点灯させる場合を一例にとって説明する。
−ｂｙを点灯させる場合を一例にとって説明する。
いま、表示盤制御装置からヘキサ表示で「９」を表わす
ランプデータＩＩＤが送られてくるとする。
ランプデータＩＩＤが送られてくるとする。
カウンタｏ１は１６進で常にカウントをくり返している
ため、ランプデータＬＤとカウンタＣ１の出力とが一致
すると、アンド回路ＡＤ１の出力は論理レベル「１」に
なりフリップフロップ回路Ｆ／Ｆがセットされる。一方
このフリップフロップ回路１’／Ｐがセットされるまで
の間は、アンド回路ＡＤ２の出力Ｋｔｉ高速クロックパ
ルスＯＫがそのｔま出力され、ビットシフタＢＴにはこ
のパルスＯＫによシランプデータＩ、Ｄが順次シフトさ
れて出力されている。
ため、ランプデータＬＤとカウンタＣ１の出力とが一致
すると、アンド回路ＡＤ１の出力は論理レベル「１」に
なりフリップフロップ回路Ｆ／Ｆがセットされる。一方
このフリップフロップ回路１’／Ｐがセットされるまで
の間は、アンド回路ＡＤ２の出力Ｋｔｉ高速クロックパ
ルスＯＫがそのｔま出力され、ビットシフタＢＴにはこ
のパルスＯＫによシランプデータＩ、Ｄが順次シフトさ
れて出力されている。
ここでビットシフタ８Ｔの入力データは論理レベル「１
」にプルアップされていて、ビットシ７りＢＴの出力は
「１」が順次出力されているためランプＬｏから順次点
灯している。また前述の通シランプデータＬＤ （本例
の場合は「９」を表わすデータ）とカウンタＣ１の出力
とが一致してフリップフロップ回路Ｆ／Ｆがセットされ
たときに、アンド回路ムＤ２の出力は論理レベル「０」
Ｋなりツツケ、ビットシフタＢＴにはクロックパルスＧ
Ｋが供給され゛ないためにピットシフトを停止する。
」にプルアップされていて、ビットシ７りＢＴの出力は
「１」が順次出力されているためランプＬｏから順次点
灯している。また前述の通シランプデータＬＤ （本例
の場合は「９」を表わすデータ）とカウンタＣ１の出力
とが一致してフリップフロップ回路Ｆ／Ｆがセットされ
たときに、アンド回路ムＤ２の出力は論理レベル「０」
Ｋなりツツケ、ビットシフタＢＴにはクロックパルスＧ
Ｋが供給され゛ないためにピットシフトを停止する。
この時点ではビットシフタＢＴは１０ビツトシフトされ
た状ｌＩＫなっていて、：ｂａ ＃ Ｌ？の１０個のラ
ンプのみが点灯している。
た状ｌＩＫなっていて、：ｂａ ＃ Ｌ？の１０個のラ
ンプのみが点灯している。
これＫよりビットシフタＢＴをデコーダとして使用する
ことができる。さらにラングデータＬＤの変化に追従し
周期的に内部回路ｔ ＩＪ上セツトて、再度ランプデー
タＬＤをスキャンし直す罠は、高速クロックパルスＯＫ
が１０μｓｅｃであれば、１０Ｐｓｅｃを２５６回カウ
ントする毎、すなわち１５６ ｍ ｓｅｃ毎にカウンタ
Ｏｓのカウント出力よ？）１０ｐｅθＣ°のパルスが出
力され、これによりカウンター、フリップフロップ回路
Ｆ／ＩＦおよびビットシフタＢＴがすべてリセットされ
る。仁のリセットにより瞬時ランプが消灯するが、すぐ
にランプデータＬＤのスキャンを開始し、高速クロック
ツ（ルスＯＫにより前述の通りランプＬが点灯される。
ことができる。さらにラングデータＬＤの変化に追従し
周期的に内部回路ｔ ＩＪ上セツトて、再度ランプデー
タＬＤをスキャンし直す罠は、高速クロックパルスＯＫ
が１０μｓｅｃであれば、１０Ｐｓｅｃを２５６回カウ
ントする毎、すなわち１５６ ｍ ｓｅｃ毎にカウンタ
Ｏｓのカウント出力よ？）１０ｐｅθＣ°のパルスが出
力され、これによりカウンター、フリップフロップ回路
Ｆ／ＩＦおよびビットシフタＢＴがすべてリセットされ
る。仁のリセットにより瞬時ランプが消灯するが、すぐ
にランプデータＬＤのスキャンを開始し、高速クロック
ツ（ルスＯＫにより前述の通りランプＬが点灯される。
以上説明し九ように１本発明によればビットシフタを高
速クロックパルスで動作させ、デコーダとして利用し、
棒グラフ状にランプを点灯させる制御を行わせるように
構成することＫより、少ない入力データ線数で特別な制
御信号を心安とすることなく、かつ少ない回数素子数で
データを棒グラフ状に表示することができる優れた効果
がある。
速クロックパルスで動作させ、デコーダとして利用し、
棒グラフ状にランプを点灯させる制御を行わせるように
構成することＫより、少ない入力データ線数で特別な制
御信号を心安とすることなく、かつ少ない回数素子数で
データを棒グラフ状に表示することができる優れた効果
がある。
第１図は従来例装置の回路構成図。
第２図は表示盤の平面図。
第３図は従来例装置の回路構成図。
第４図は本発明実施例装置の回路構成図。
Ｉ、Ｄ・・・ランプデータ、ＳＰ・・・サンプリングツ
くルス、Ｒ−・・データレジスタ、Ｌ・−・ランプ、Ｄ
Ｃ・・・デコーダ、Ｔｒ−トランジスタ、Ｄ・−・ダイ
オード、ＯＫ・・・高速り′ロックパルス、Ｃ・・・カ
ウンタ、Ｆ／Ｆ・・・Ｒ８７リツグ７０ツブ回路、ＡＤ
・・・アンド回路、８Ｔ・・・ビットシ７り。 特許出願人日本電気株式会社７２、 代理人 弁理士井 出 直 孝 。
くルス、Ｒ−・・データレジスタ、Ｌ・−・ランプ、Ｄ
Ｃ・・・デコーダ、Ｔｒ−トランジスタ、Ｄ・−・ダイ
オード、ＯＫ・・・高速り′ロックパルス、Ｃ・・・カ
ウンタ、Ｆ／Ｆ・・・Ｒ８７リツグ７０ツブ回路、ＡＤ
・・・アンド回路、８Ｔ・・・ビットシ７り。 特許出願人日本電気株式会社７２、 代理人 弁理士井 出 直 孝 。
Claims (1)
- （１）表示盤に配列された多数のランプと、このランプ
を表示させるためのランプデータを受信するデータ受信
回路と、この受信回路の出力に相応して点灯すべきラン
プを選定して棒グラフ表示させるランプ制御回路とを備
え九表示盤のランプ点灯制御装置において、上記ランプ
制御回路が、高速クロックパルス（より計数するカウン
タと、このカウンタの出力と上記データ受信回路の出力
との一致をとる論理回路手段と、シリアルデータをパラ
レルデータに変換するビットシフタとを備え、上記論理
回路手段により一致がとれるまで上記ビットシフタを進
め上記ランプデータに対応する位置まで連続的に上記ラ
ンプを点灯させるように構成されたことを特徴とする表
示盤のランプ点灯制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17472381A JPS5876884A (ja) | 1981-10-30 | 1981-10-30 | 表示盤のランプ点灯制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17472381A JPS5876884A (ja) | 1981-10-30 | 1981-10-30 | 表示盤のランプ点灯制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5876884A true JPS5876884A (ja) | 1983-05-10 |
| JPS6355076B2 JPS6355076B2 (ja) | 1988-11-01 |
Family
ID=15983521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17472381A Granted JPS5876884A (ja) | 1981-10-30 | 1981-10-30 | 表示盤のランプ点灯制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5876884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008309295A (ja) * | 2007-06-18 | 2008-12-25 | Higashio Mech Co Ltd | フレア継手 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652798A (en) * | 1979-10-05 | 1981-05-12 | Kenwood Corp | Signal convertor circuit for indicating digital data peak level |
-
1981
- 1981-10-30 JP JP17472381A patent/JPS5876884A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652798A (en) * | 1979-10-05 | 1981-05-12 | Kenwood Corp | Signal convertor circuit for indicating digital data peak level |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008309295A (ja) * | 2007-06-18 | 2008-12-25 | Higashio Mech Co Ltd | フレア継手 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6355076B2 (ja) | 1988-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4122444A (en) | Apparatus for displaying numerical value information in alternative forms | |
| GB2044045A (en) | Data transmission system | |
| JPS5876884A (ja) | 表示盤のランプ点灯制御装置 | |
| JPH063431Y2 (ja) | 平面表示板駆動装置 | |
| SU485450A1 (ru) | Устройство дл управлени передачей информации в цвм | |
| CA1058764A (en) | Serial data reception system | |
| JPH0560593B2 (ja) | ||
| SU1282143A1 (ru) | Устройство дл ввода информации | |
| SU1338059A1 (ru) | Счетчик импульсов | |
| GB1314402A (en) | Devices for checking a group of symbols | |
| SU1196914A1 (ru) | Устройство дл управлени перфоратором | |
| SU1001485A1 (ru) | Двоичный умножитель числа импульсов | |
| JPS6246913B2 (ja) | ||
| SU1416940A1 (ru) | Линейный интерпол тор | |
| SU843279A2 (ru) | Адаптивное устройство дл обучени РАдиОТЕлЕгРАфиСТОВ | |
| SU1297048A1 (ru) | Устройство приоритета | |
| JP2511408Y2 (ja) | シフトレジスタ回路 | |
| SU744995A1 (ru) | Двоичный счетчик | |
| SU612240A1 (ru) | Преобразователь целой части двоичного кода в двоично-дес тичный | |
| SU871339A1 (ru) | Делитель частоты следовани импульсов | |
| JPS581002Y2 (ja) | 通信制御装置 | |
| JPS5890593U (ja) | 電子表示回路装置 | |
| JPS5879213U (ja) | 表示装置 | |
| JPS5933552U (ja) | カウンタ回路 | |
| JPS5942588A (ja) | アナログ表示回路 |