JPS5875845A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5875845A JPS5875845A JP17395681A JP17395681A JPS5875845A JP S5875845 A JPS5875845 A JP S5875845A JP 17395681 A JP17395681 A JP 17395681A JP 17395681 A JP17395681 A JP 17395681A JP S5875845 A JPS5875845 A JP S5875845A
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- Japan
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- thin film
- silicon
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバードビークの発生を抑制した半導体装置の製
造方法に関する◎ ＭＯＳ・ＩＣなどの半導体装置において各半導体素子は
シリコン基板上に同一工程により多数同時に製造される
が、この際６半導体素子は１〜２声溝の厚い酸化皮膜層
によシ分離されている〇こ＼でこの酸化膜は分離用酸化
膜或はフィールド酸化膜と呼ばれ、酸化雰囲気中にて形
成されている。
造方法に関する◎ ＭＯＳ・ＩＣなどの半導体装置において各半導体素子は
シリコン基板上に同一工程により多数同時に製造される
が、この際６半導体素子は１〜２声溝の厚い酸化皮膜層
によシ分離されている〇こ＼でこの酸化膜は分離用酸化
膜或はフィールド酸化膜と呼ばれ、酸化雰囲気中にて形
成されている。
さて半導体素子例えばＭＯＳ）ランジスタの場合、この
素子形成領域には結晶欠陥を防止する目的などのため厚
さ約５ｏｏｌの酸化皮膜が予め形成されているが、分離
用酸化膜の形成に際して素子形成領域端の酸化皮膜も同
時に成長し、これはその領域にソース、ドレインおよび
ゲートを形成する際の障害となる。
素子形成領域には結晶欠陥を防止する目的などのため厚
さ約５ｏｏｌの酸化皮膜が予め形成されているが、分離
用酸化膜の形成に際して素子形成領域端の酸化皮膜も同
時に成長し、これはその領域にソース、ドレインおよび
ゲートを形成する際の障害となる。
この分離用酸化膜形成の際、素子形成領域に横方向酸化
によって生ずる酸化物層はバードビーク（鳥の嘴）と言
われ半導体装置製造の妨げとなっている。
によって生ずる酸化物層はバードビーク（鳥の嘴）と言
われ半導体装置製造の妨げとなっている。
本発明の目的は半導体装置の製造に際してバードビーク
の発生を抑制するに１７、その方法として酸化シリコン
／シリコンオキシナイトライドの積層パターンよシなる
半導体素子形成領域を窒化シリコンで被覆したる後分離
用酸化膜を形成することによシ横方向酸化を抑制するも
のである。
の発生を抑制するに１７、その方法として酸化シリコン
／シリコンオキシナイトライドの積層パターンよシなる
半導体素子形成領域を窒化シリコンで被覆したる後分離
用酸化膜を形成することによシ横方向酸化を抑制するも
のである。
発明者は特願昭５５−１３８３１６（昭５５．１０．３
出願）にてシリコン基板の上に形成された酸化シリコン
／シリコンオキシナイトライド／窒化シリコンの３層よ
りなるパターンを半導体素子形成領域上に形成し、これ
を加湿し九酸素雰囲気中で熱酸化することによ〕、分離
用酸化膜を形成する方法を出願中であるが本発明はこれ
を更に進展させたものである。
出願）にてシリコン基板の上に形成された酸化シリコン
／シリコンオキシナイトライド／窒化シリコンの３層よ
りなるパターンを半導体素子形成領域上に形成し、これ
を加湿し九酸素雰囲気中で熱酸化することによ〕、分離
用酸化膜を形成する方法を出願中であるが本発明はこれ
を更に進展させたものである。
以下本発明を図面によ〉前出願と比較して説明する。第
１図は前出願に係る工程図、第２図はこの際発生するバ
ードビークの説明図、第３図は本発明にか＼る工程図で
ある。
１図は前出願に係る工程図、第２図はこの際発生するバ
ードビークの説明図、第３図は本発明にか＼る工程図で
ある。
第１図はシリコン基板の上に半導体素子を一形成する工
程図でありてシリコン基板１を１０００℃の乾燥酸素雰
囲気中で熱処理して約５００ｘの酸化シリコン（以下Ｓ
ｌｏｗ）薄膜２を形成する（Ａ図）。
程図でありてシリコン基板１を１０００℃の乾燥酸素雰
囲気中で熱処理して約５００ｘの酸化シリコン（以下Ｓ
ｌｏｗ）薄膜２を形成する（Ａ図）。
次に化学気相成長法（以下ＣＶＤ法）によシこの上に厚
さ０．２層諷以上のシリコンオΦシナイトライド（以下
８１ ｘ Ｎｙ Ｏｚ ）薄膜３を形成する（Ｂ図）。
さ０．２層諷以上のシリコンオΦシナイトライド（以下
８１ ｘ Ｎｙ Ｏｚ ）薄膜３を形成する（Ｂ図）。
このＳ ｉ ｘ Ｎｙ Ｏｚ ４６３の形成が前出願の
特徴であって従来の工程ではか＼る薄膜は設けられてい
ない。
特徴であって従来の工程ではか＼る薄膜は設けられてい
ない。
との８ ｉ ｘ Ｎｙ Ｏｓ薄膜３は次に行われる窒化
シリコン（以下８１１Ｎ４）の薄膜形成と同一の装置を
用い類似のガス組成で行われるものであって、モノシラ
ン（ｇｉＨ番）、アンモニア（ＮＨｓ ） ｓ酸素（０
１）。
シリコン（以下８１１Ｎ４）の薄膜形成と同一の装置を
用い類似のガス組成で行われるものであって、モノシラ
ン（ｇｉＨ番）、アンモニア（ＮＨｓ ） ｓ酸素（０
１）。
窒素（Ｎ鵞）の混合ガス但し、酸素とモノシランの流量
比がＯ，Ｓ以上（０，： ８１Ｈ，≧０．３）としたも
のを約８００℃に加熱した装置内に導くことによりシリ
コン基板１上に成長させ丸亀のである。
比がＯ，Ｓ以上（０，： ８１Ｈ，≧０．３）としたも
のを約８００℃に加熱した装置内に導くことによりシリ
コン基板１上に成長させ丸亀のである。
こ−で滲さ０．２ｓ＠以上と言う制限はＭＯＢ）：Ｉｔ
ンジスタを製造する際のゲートＳ ｉＯ雪膜の耐圧向上
と関係があ〕、従来のＭＯＳ）？ンジスタのゲート耐圧
不良が分離用酸化膜形成工程中に７ｊＣ＆５ｉｓＮ＋薄
膜とが反応して生じ九ＮＨｓ ｓ ＮＯｘなどの窒素化
合物が８１ｊＮ番薄膜および５ｉｎｓ薄膜中をシリコン
基板にまで拡散してこれと反応し、シリコン窒化物を生
成すること＼関係があることから５ｉｌＮ４薄膜と５ｌ
ｏｔ薄膜との間に０．２層謬以上の厚さをもつＳ １
ｘ ＮｙＯｚ薄膜をバッフ１として設けたものである。
ンジスタを製造する際のゲートＳ ｉＯ雪膜の耐圧向上
と関係があ〕、従来のＭＯＳ）？ンジスタのゲート耐圧
不良が分離用酸化膜形成工程中に７ｊＣ＆５ｉｓＮ＋薄
膜とが反応して生じ九ＮＨｓ ｓ ＮＯｘなどの窒素化
合物が８１ｊＮ番薄膜および５ｉｎｓ薄膜中をシリコン
基板にまで拡散してこれと反応し、シリコン窒化物を生
成すること＼関係があることから５ｉｌＮ４薄膜と５ｌ
ｏｔ薄膜との間に０．２層謬以上の厚さをもつＳ １
ｘ ＮｙＯｚ薄膜をバッフ１として設けたものである。
次にＣＶＤ法によシ従来の方法でＳ １ ｓ Ｎ４薄膜
４を形成しく０図）、次に半導体素子形成領域５上の５
ｉｓＮａ４膜４をホトレジストで被覆後フレオンガス（
ＣＦ４）などの反応性ガスを用いるドライエツチング法
によりパターンユングを行う（Ｄ図）０次に加湿しｆｃ
酸素雰凹気中で９００〜１１００℃の温度中で加熱する
ことによシ半導体素子形成領域５を除いて選択酸化が行
われて厚さ０．８〜２声賜のｓｔｏｗからなる分離用酸
化膜６が形成される（Ｅ図）。
４を形成しく０図）、次に半導体素子形成領域５上の５
ｉｓＮａ４膜４をホトレジストで被覆後フレオンガス（
ＣＦ４）などの反応性ガスを用いるドライエツチング法
によりパターンユングを行う（Ｄ図）０次に加湿しｆｃ
酸素雰凹気中で９００〜１１００℃の温度中で加熱する
ことによシ半導体素子形成領域５を除いて選択酸化が行
われて厚さ０．８〜２声賜のｓｔｏｗからなる分離用酸
化膜６が形成される（Ｅ図）。
第２図は第１図（Ｅ図）において、パターンユングのマ
スクとして働いた８ ｉ ｘ Ｎ ｙ Ｏｚ薄膜３と８
１１Ｎｍ薄膜４からなる積層膜を除いたもの一部分断面
拡大図であって、半導体素子形成領域５のシリコン基板
１上には厚さ約５０ＯＡの５ｉ（ｈ薄膜２があシ、その
周囲は厚い分離用酸化膜６によシ分離されているが、こ
の境界部のＳｉＯ雪薄膜２は選択酸化の際にこの影響を
受は鳥の嘴状に幅Ｘの酸化膜が周辺部で成長するバード
ビークの現象が見られる。
スクとして働いた８ ｉ ｘ Ｎ ｙ Ｏｚ薄膜３と８
１１Ｎｍ薄膜４からなる積層膜を除いたもの一部分断面
拡大図であって、半導体素子形成領域５のシリコン基板
１上には厚さ約５０ＯＡの５ｉ（ｈ薄膜２があシ、その
周囲は厚い分離用酸化膜６によシ分離されているが、こ
の境界部のＳｉＯ雪薄膜２は選択酸化の際にこの影響を
受は鳥の嘴状に幅Ｘの酸化膜が周辺部で成長するバード
ビークの現象が見られる。
この現象は従来の半導体装置の製造に際して必ず生じて
いるもので、発明者の先の出願においては半導体素子の
ゲート耐圧は向上したがこのバードビークの現象につい
ては従来法と比較し九場合、大幅に低減されてはいるが
取シ除くことはできなかった。
いるもので、発明者の先の出願においては半導体素子の
ゲート耐圧は向上したがこのバードビークの現象につい
ては従来法と比較し九場合、大幅に低減されてはいるが
取シ除くことはできなかった。
然し、このバードビークが存在すると半導体素子形成領
域５にソース、ドレインなどを形成する際その実効面積
が設計面積と異なシ、従って集積回路の微細化を困１１
Ｋしていた。
域５にソース、ドレインなどを形成する際その実効面積
が設計面積と異なシ、従って集積回路の微細化を困１１
Ｋしていた。
本発明は先に出願し九８ ｉ ｘ Ｎｙ Ｏｚ薄膜を中
間層として用いる半導体装置の製造方法に関連し、バー
ドビークを抑制する製造方法に係るものである。
間層として用いる半導体装置の製造方法に関連し、バー
ドビークを抑制する製造方法に係るものである。
第３図は本発明に係る工程であってシリコン基板１への
８１０重薄膜２の形成（Ａ図）および、この上への８１
１Ｎ、ＯＳ薄膜３の形成（Ｂ図）は先の工程と変らない
。
８１０重薄膜２の形成（Ａ図）および、この上への８１
１Ｎ、ＯＳ薄膜３の形成（Ｂ図）は先の工程と変らない
。
次に全面にホトレジストを塗布後写真蝕刻技術（ホトリ
ソグラフィ）によシ半導体素子形成領域５を除いてＢｌ
ｏｔおよび８１ ｘＮｙＯｚ ｇ ｇを除去しく０図）
、次にＣＶＤ法によシ全面にＳｌｓＮｍ薄膜４を形成し
くＤ図）、次に写真蝕刻技術により半纏・体素予形成領
域５を除いて８１１Ｎ４薄膜４を除去する（Ｅ図）０こ
の場合は５ｉｎｓ薄膜２の上に５ｉＸＮｙＯ２薄膜３が
積層したパターンがあシ、これがＢｉｇ！’ｔａ薄膜４
により覆われておシ、そのためＳ１０！薄膜２は大気と
は遮断されている。
ソグラフィ）によシ半導体素子形成領域５を除いてＢｌ
ｏｔおよび８１ ｘＮｙＯｚ ｇ ｇを除去しく０図）
、次にＣＶＤ法によシ全面にＳｌｓＮｍ薄膜４を形成し
くＤ図）、次に写真蝕刻技術により半纏・体素予形成領
域５を除いて８１１Ｎ４薄膜４を除去する（Ｅ図）０こ
の場合は５ｉｎｓ薄膜２の上に５ｉＸＮｙＯ２薄膜３が
積層したパターンがあシ、これがＢｉｇ！’ｔａ薄膜４
により覆われておシ、そのためＳ１０！薄膜２は大気と
は遮断されている。
次にこの状態で選択酸化を行うと分離用酸化膜６が基板
１上に成長するが半導体素子形成領域５は５１１Ｎ４薄
［４で覆われているために横方向酸化は抑制され、従っ
てバードビークは発生しない。
１上に成長するが半導体素子形成領域５は５１１Ｎ４薄
［４で覆われているために横方向酸化は抑制され、従っ
てバードビークは発生しない。
本発明はバードビークを抑制した半導体装置の製造方法
に関するもので、ＭＯ８φＩＣなどの半導体素子のゲー
ト耐圧を数置した出願中の素子構造を用いて製造方法を
説明したが、これに限定されるものはない。
に関するもので、ＭＯ８φＩＣなどの半導体素子のゲー
ト耐圧を数置した出願中の素子構造を用いて製造方法を
説明したが、これに限定されるものはない。
第１図（４）〜（ト）は前出願に係る半導体装置の製造
工恨説明図、第２図はバードビークの説明図、第３図囚
〜（ト）は本発明にか−る半導体装置の製造工程睨明図
である。 図において、１はシリコン基板、２はＳ ｉ Ｏを薄脆
３は８１ｘＮｙＯｘ薄膜、４は５ｌｓＮ＋薄膜、５は半
導体素子形成領域、６は分離用酸化膜。 第２図
工恨説明図、第２図はバードビークの説明図、第３図囚
〜（ト）は本発明にか−る半導体装置の製造工程睨明図
である。 図において、１はシリコン基板、２はＳ ｉ Ｏを薄脆
３は８１ｘＮｙＯｘ薄膜、４は５ｌｓＮ＋薄膜、５は半
導体素子形成領域、６は分離用酸化膜。 第２図
Claims (1)
- シリコン基板上の半導体素子形成領域Ｋｌ＊シリコンの
酸化膜とシリコンオキシナイトライド膜とを選択的に積
層してパターン形成したる後、鋏パメーン部を選択的に
窒化シリコン膜で被覆し、次に該窒化シリコン膜を！ス
フとしてシリコン基板を選択酸化して分離用酸化膜を形
成する仁とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17395681A JPS5875845A (ja) | 1981-10-30 | 1981-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17395681A JPS5875845A (ja) | 1981-10-30 | 1981-10-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5875845A true JPS5875845A (ja) | 1983-05-07 |
Family
ID=15970164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17395681A Pending JPS5875845A (ja) | 1981-10-30 | 1981-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875845A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5154378A (en) * | 1974-11-07 | 1976-05-13 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS55165637A (en) * | 1979-06-11 | 1980-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor integrated circuit |
-
1981
- 1981-10-30 JP JP17395681A patent/JPS5875845A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5154378A (en) * | 1974-11-07 | 1976-05-13 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS55165637A (en) * | 1979-06-11 | 1980-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor integrated circuit |
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