JPS5875845A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5875845A JPS5875845A JP17395681A JP17395681A JPS5875845A JP S5875845 A JPS5875845 A JP S5875845A JP 17395681 A JP17395681 A JP 17395681A JP 17395681 A JP17395681 A JP 17395681A JP S5875845 A JPS5875845 A JP S5875845A
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- thin film
- silicon
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバードビークの発生を抑制した半導体装置の製
造方法に関する◎ MOS・ICなどの半導体装置において各半導体素子は
シリコン基板上に同一工程により多数同時に製造される
が、この際6半導体素子は1〜2声溝の厚い酸化皮膜層
によシ分離されている〇こ\でこの酸化膜は分離用酸化
膜或はフィールド酸化膜と呼ばれ、酸化雰囲気中にて形
成されている。
造方法に関する◎ MOS・ICなどの半導体装置において各半導体素子は
シリコン基板上に同一工程により多数同時に製造される
が、この際6半導体素子は1〜2声溝の厚い酸化皮膜層
によシ分離されている〇こ\でこの酸化膜は分離用酸化
膜或はフィールド酸化膜と呼ばれ、酸化雰囲気中にて形
成されている。
さて半導体素子例えばMOS)ランジスタの場合、この
素子形成領域には結晶欠陥を防止する目的などのため厚
さ約5oolの酸化皮膜が予め形成されているが、分離
用酸化膜の形成に際して素子形成領域端の酸化皮膜も同
時に成長し、これはその領域にソース、ドレインおよび
ゲートを形成する際の障害となる。
素子形成領域には結晶欠陥を防止する目的などのため厚
さ約5oolの酸化皮膜が予め形成されているが、分離
用酸化膜の形成に際して素子形成領域端の酸化皮膜も同
時に成長し、これはその領域にソース、ドレインおよび
ゲートを形成する際の障害となる。
この分離用酸化膜形成の際、素子形成領域に横方向酸化
によって生ずる酸化物層はバードビーク(鳥の嘴)と言
われ半導体装置製造の妨げとなっている。
によって生ずる酸化物層はバードビーク(鳥の嘴)と言
われ半導体装置製造の妨げとなっている。
本発明の目的は半導体装置の製造に際してバードビーク
の発生を抑制するに17、その方法として酸化シリコン
/シリコンオキシナイトライドの積層パターンよシなる
半導体素子形成領域を窒化シリコンで被覆したる後分離
用酸化膜を形成することによシ横方向酸化を抑制するも
のである。
の発生を抑制するに17、その方法として酸化シリコン
/シリコンオキシナイトライドの積層パターンよシなる
半導体素子形成領域を窒化シリコンで被覆したる後分離
用酸化膜を形成することによシ横方向酸化を抑制するも
のである。
発明者は特願昭55−138316(昭55.10.3
出願)にてシリコン基板の上に形成された酸化シリコン
/シリコンオキシナイトライド/窒化シリコンの3層よ
りなるパターンを半導体素子形成領域上に形成し、これ
を加湿し九酸素雰囲気中で熱酸化することによ〕、分離
用酸化膜を形成する方法を出願中であるが本発明はこれ
を更に進展させたものである。
出願)にてシリコン基板の上に形成された酸化シリコン
/シリコンオキシナイトライド/窒化シリコンの3層よ
りなるパターンを半導体素子形成領域上に形成し、これ
を加湿し九酸素雰囲気中で熱酸化することによ〕、分離
用酸化膜を形成する方法を出願中であるが本発明はこれ
を更に進展させたものである。
以下本発明を図面によ〉前出願と比較して説明する。第
1図は前出願に係る工程図、第2図はこの際発生するバ
ードビークの説明図、第3図は本発明にか\る工程図で
ある。
1図は前出願に係る工程図、第2図はこの際発生するバ
ードビークの説明図、第3図は本発明にか\る工程図で
ある。
第1図はシリコン基板の上に半導体素子を一形成する工
程図でありてシリコン基板1を1000℃の乾燥酸素雰
囲気中で熱処理して約500xの酸化シリコン(以下S
low)薄膜2を形成する(A図)。
程図でありてシリコン基板1を1000℃の乾燥酸素雰
囲気中で熱処理して約500xの酸化シリコン(以下S
low)薄膜2を形成する(A図)。
次に化学気相成長法(以下CVD法)によシこの上に厚
さ0.2層諷以上のシリコンオΦシナイトライド(以下
81 x Ny Oz )薄膜3を形成する(B図)。
さ0.2層諷以上のシリコンオΦシナイトライド(以下
81 x Ny Oz )薄膜3を形成する(B図)。
このS i x Ny Oz 463の形成が前出願の
特徴であって従来の工程ではか\る薄膜は設けられてい
ない。
特徴であって従来の工程ではか\る薄膜は設けられてい
ない。
との8 i x Ny Os薄膜3は次に行われる窒化
シリコン(以下811N4)の薄膜形成と同一の装置を
用い類似のガス組成で行われるものであって、モノシラ
ン(giH番)、アンモニア(NHs ) s酸素(0
1)。
シリコン(以下811N4)の薄膜形成と同一の装置を
用い類似のガス組成で行われるものであって、モノシラ
ン(giH番)、アンモニア(NHs ) s酸素(0
1)。
窒素(N鵞)の混合ガス但し、酸素とモノシランの流量
比がO,S以上(0,: 81H,≧0.3)としたも
のを約800℃に加熱した装置内に導くことによりシリ
コン基板1上に成長させ丸亀のである。
比がO,S以上(0,: 81H,≧0.3)としたも
のを約800℃に加熱した装置内に導くことによりシリ
コン基板1上に成長させ丸亀のである。
こ−で滲さ0.2s@以上と言う制限はMOB):It
ンジスタを製造する際のゲートS iO雪膜の耐圧向上
と関係があ〕、従来のMOS)?ンジスタのゲート耐圧
不良が分離用酸化膜形成工程中に7jC&5isN+薄
膜とが反応して生じ九NHs s NOxなどの窒素化
合物が81jN番薄膜および5ins薄膜中をシリコン
基板にまで拡散してこれと反応し、シリコン窒化物を生
成すること\関係があることから5ilN4薄膜と5l
ot薄膜との間に0.2層謬以上の厚さをもつS 1
x NyOz薄膜をバッフ1として設けたものである。
ンジスタを製造する際のゲートS iO雪膜の耐圧向上
と関係があ〕、従来のMOS)?ンジスタのゲート耐圧
不良が分離用酸化膜形成工程中に7jC&5isN+薄
膜とが反応して生じ九NHs s NOxなどの窒素化
合物が81jN番薄膜および5ins薄膜中をシリコン
基板にまで拡散してこれと反応し、シリコン窒化物を生
成すること\関係があることから5ilN4薄膜と5l
ot薄膜との間に0.2層謬以上の厚さをもつS 1
x NyOz薄膜をバッフ1として設けたものである。
次にCVD法によシ従来の方法でS 1 s N4薄膜
4を形成しく0図)、次に半導体素子形成領域5上の5
isNa4膜4をホトレジストで被覆後フレオンガス(
CF4)などの反応性ガスを用いるドライエツチング法
によりパターンユングを行う(D図)0次に加湿しfc
酸素雰凹気中で900〜1100℃の温度中で加熱する
ことによシ半導体素子形成領域5を除いて選択酸化が行
われて厚さ0.8〜2声賜のstowからなる分離用酸
化膜6が形成される(E図)。
4を形成しく0図)、次に半導体素子形成領域5上の5
isNa4膜4をホトレジストで被覆後フレオンガス(
CF4)などの反応性ガスを用いるドライエツチング法
によりパターンユングを行う(D図)0次に加湿しfc
酸素雰凹気中で900〜1100℃の温度中で加熱する
ことによシ半導体素子形成領域5を除いて選択酸化が行
われて厚さ0.8〜2声賜のstowからなる分離用酸
化膜6が形成される(E図)。
第2図は第1図(E図)において、パターンユングのマ
スクとして働いた8 i x N y Oz薄膜3と8
11Nm薄膜4からなる積層膜を除いたもの一部分断面
拡大図であって、半導体素子形成領域5のシリコン基板
1上には厚さ約50OAの5i(h薄膜2があシ、その
周囲は厚い分離用酸化膜6によシ分離されているが、こ
の境界部のSiO雪薄膜2は選択酸化の際にこの影響を
受は鳥の嘴状に幅Xの酸化膜が周辺部で成長するバード
ビークの現象が見られる。
スクとして働いた8 i x N y Oz薄膜3と8
11Nm薄膜4からなる積層膜を除いたもの一部分断面
拡大図であって、半導体素子形成領域5のシリコン基板
1上には厚さ約50OAの5i(h薄膜2があシ、その
周囲は厚い分離用酸化膜6によシ分離されているが、こ
の境界部のSiO雪薄膜2は選択酸化の際にこの影響を
受は鳥の嘴状に幅Xの酸化膜が周辺部で成長するバード
ビークの現象が見られる。
この現象は従来の半導体装置の製造に際して必ず生じて
いるもので、発明者の先の出願においては半導体素子の
ゲート耐圧は向上したがこのバードビークの現象につい
ては従来法と比較し九場合、大幅に低減されてはいるが
取シ除くことはできなかった。
いるもので、発明者の先の出願においては半導体素子の
ゲート耐圧は向上したがこのバードビークの現象につい
ては従来法と比較し九場合、大幅に低減されてはいるが
取シ除くことはできなかった。
然し、このバードビークが存在すると半導体素子形成領
域5にソース、ドレインなどを形成する際その実効面積
が設計面積と異なシ、従って集積回路の微細化を困11
Kしていた。
域5にソース、ドレインなどを形成する際その実効面積
が設計面積と異なシ、従って集積回路の微細化を困11
Kしていた。
本発明は先に出願し九8 i x Ny Oz薄膜を中
間層として用いる半導体装置の製造方法に関連し、バー
ドビークを抑制する製造方法に係るものである。
間層として用いる半導体装置の製造方法に関連し、バー
ドビークを抑制する製造方法に係るものである。
第3図は本発明に係る工程であってシリコン基板1への
810重薄膜2の形成(A図)および、この上への81
1N、OS薄膜3の形成(B図)は先の工程と変らない
。
810重薄膜2の形成(A図)および、この上への81
1N、OS薄膜3の形成(B図)は先の工程と変らない
。
次に全面にホトレジストを塗布後写真蝕刻技術(ホトリ
ソグラフィ)によシ半導体素子形成領域5を除いてBl
otおよび81 xNyOz g gを除去しく0図)
、次にCVD法によシ全面にSlsNm薄膜4を形成し
くD図)、次に写真蝕刻技術により半纏・体素予形成領
域5を除いて811N4薄膜4を除去する(E図)0こ
の場合は5ins薄膜2の上に5iXNyO2薄膜3が
積層したパターンがあシ、これがBig!’ta薄膜4
により覆われておシ、そのためS10!薄膜2は大気と
は遮断されている。
ソグラフィ)によシ半導体素子形成領域5を除いてBl
otおよび81 xNyOz g gを除去しく0図)
、次にCVD法によシ全面にSlsNm薄膜4を形成し
くD図)、次に写真蝕刻技術により半纏・体素予形成領
域5を除いて811N4薄膜4を除去する(E図)0こ
の場合は5ins薄膜2の上に5iXNyO2薄膜3が
積層したパターンがあシ、これがBig!’ta薄膜4
により覆われておシ、そのためS10!薄膜2は大気と
は遮断されている。
次にこの状態で選択酸化を行うと分離用酸化膜6が基板
1上に成長するが半導体素子形成領域5は511N4薄
[4で覆われているために横方向酸化は抑制され、従っ
てバードビークは発生しない。
1上に成長するが半導体素子形成領域5は511N4薄
[4で覆われているために横方向酸化は抑制され、従っ
てバードビークは発生しない。
本発明はバードビークを抑制した半導体装置の製造方法
に関するもので、MO8φICなどの半導体素子のゲー
ト耐圧を数置した出願中の素子構造を用いて製造方法を
説明したが、これに限定されるものはない。
に関するもので、MO8φICなどの半導体素子のゲー
ト耐圧を数置した出願中の素子構造を用いて製造方法を
説明したが、これに限定されるものはない。
第1図(4)〜(ト)は前出願に係る半導体装置の製造
工恨説明図、第2図はバードビークの説明図、第3図囚
〜(ト)は本発明にか−る半導体装置の製造工程睨明図
である。 図において、1はシリコン基板、2はS i Oを薄脆
3は81xNyOx薄膜、4は5lsN+薄膜、5は半
導体素子形成領域、6は分離用酸化膜。 第2図
工恨説明図、第2図はバードビークの説明図、第3図囚
〜(ト)は本発明にか−る半導体装置の製造工程睨明図
である。 図において、1はシリコン基板、2はS i Oを薄脆
3は81xNyOx薄膜、4は5lsN+薄膜、5は半
導体素子形成領域、6は分離用酸化膜。 第2図
Claims (1)
- シリコン基板上の半導体素子形成領域Kl*シリコンの
酸化膜とシリコンオキシナイトライド膜とを選択的に積
層してパターン形成したる後、鋏パメーン部を選択的に
窒化シリコン膜で被覆し、次に該窒化シリコン膜を!ス
フとしてシリコン基板を選択酸化して分離用酸化膜を形
成する仁とを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17395681A JPS5875845A (ja) | 1981-10-30 | 1981-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17395681A JPS5875845A (ja) | 1981-10-30 | 1981-10-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5875845A true JPS5875845A (ja) | 1983-05-07 |
Family
ID=15970164
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17395681A Pending JPS5875845A (ja) | 1981-10-30 | 1981-10-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5875845A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5154378A (en) * | 1974-11-07 | 1976-05-13 | Fujitsu Ltd | Handotaisochino seizohoho |
JPS55165637A (en) * | 1979-06-11 | 1980-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor integrated circuit |
-
1981
- 1981-10-30 JP JP17395681A patent/JPS5875845A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5154378A (en) * | 1974-11-07 | 1976-05-13 | Fujitsu Ltd | Handotaisochino seizohoho |
JPS55165637A (en) * | 1979-06-11 | 1980-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor integrated circuit |
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