JPS5873260A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
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- JPS5873260A JPS5873260A JP17233281A JP17233281A JPS5873260A JP S5873260 A JPS5873260 A JP S5873260A JP 17233281 A JP17233281 A JP 17233281A JP 17233281 A JP17233281 A JP 17233281A JP S5873260 A JPS5873260 A JP S5873260A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
- H04Q9/14—Calling by using pulses
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/423—Loop networks with centralised control, e.g. polling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ伝送方式に関するものである。
従来空間に散在している機器、#を器、検出器等のデー
タを中央で収集したり、中央がら各機器等に制御データ
を送ったりして各機器などを中央で一括制御するシステ
ムがある。このシステムに関するデータ伝送方式におい
ては、中央処理室の中央処理装fit(QνU)と、多
数の機器等が接続されている111数の端末器とは、直
接各別に伝送線路で接続されていた。この伝送線路は端
末器と各機器などとの接続線に対応する数が用いられ、
甚だ膨大なlI!tric上っていたが膨大な材料費と
工費とを要する点から改良が試みられ、伝送方式として
バイトシリアル伝送方式を用いることにより良とえ/I
i8ピントの場合最低9本の伝送線路で一つの端末器と
接続されるまでに至っている。しかしこれでも、たとえ
ば端末器を8個必要とする場合には。
タを中央で収集したり、中央がら各機器等に制御データ
を送ったりして各機器などを中央で一括制御するシステ
ムがある。このシステムに関するデータ伝送方式におい
ては、中央処理室の中央処理装fit(QνU)と、多
数の機器等が接続されている111数の端末器とは、直
接各別に伝送線路で接続されていた。この伝送線路は端
末器と各機器などとの接続線に対応する数が用いられ、
甚だ膨大なlI!tric上っていたが膨大な材料費と
工費とを要する点から改良が試みられ、伝送方式として
バイトシリアル伝送方式を用いることにより良とえ/I
i8ピントの場合最低9本の伝送線路で一つの端末器と
接続されるまでに至っている。しかしこれでも、たとえ
ば端末器を8個必要とする場合には。
72本の伝送線路を併設する必!!がらり、材料費など
Fi同膨大なものである。iたこの方式で祉cpu I
IIIK端末器の数に等しい伝送制御装置が必要である
とともに、各端末器側にも向様な伝送制御装置が必要で
、ノ・−ドWJにおいても高価なものとなっていた。
Fi同膨大なものである。iたこの方式で祉cpu I
IIIK端末器の数に等しい伝送制御装置が必要である
とともに、各端末器側にも向様な伝送制御装置が必要で
、ノ・−ドWJにおいても高価なものとなっていた。
さらにこの従来法式によると、中央処理装置の要求がお
きたとき、はじめて各端末器までデータを収集に行った
り、制御データを送ったりするので、その都!1wl1
間がかか01かつ要求するデータの数量が不規則でろる
ので、処理時間がその度ごとに変化していた。ま゛た不
規則に住じる要求に対処するために要求データの機番管
理が必要て、機種、機番をコードで表現し九番号すなわ
ち論理機番と、機器が接続されている端末器の端子番号
すなわち物理機番との対応に時間がかかり、一度に要求
があると待ち行列になる。そしてこれらの処理がすべて
中央処理装置でなされるのでその負担が膨大であるなど
多くの不都合がめつfc。
きたとき、はじめて各端末器までデータを収集に行った
り、制御データを送ったりするので、その都!1wl1
間がかか01かつ要求するデータの数量が不規則でろる
ので、処理時間がその度ごとに変化していた。ま゛た不
規則に住じる要求に対処するために要求データの機番管
理が必要て、機種、機番をコードで表現し九番号すなわ
ち論理機番と、機器が接続されている端末器の端子番号
すなわち物理機番との対応に時間がかかり、一度に要求
があると待ち行列になる。そしてこれらの処理がすべて
中央処理装置でなされるのでその負担が膨大であるなど
多くの不都合がめつfc。
本発明はこれらの従来方式におi)る欠点を除去し、伝
送線路数力=極めて少なく、伝送制御が一律化し、単純
化し、このために端末器等のハード構成も一律化され、
経済的で〃・つ信:軸性も市く、中央処理装置の要求に
灼する応答速度、すなわち処理スピードが極めて敏速で
あるとともに中央処理装置の負担を軽減することのでき
るデータ伝送方式を提供するものである。
送線路数力=極めて少なく、伝送制御が一律化し、単純
化し、このために端末器等のハード構成も一律化され、
経済的で〃・つ信:軸性も市く、中央処理装置の要求に
灼する応答速度、すなわち処理スピードが極めて敏速で
あるとともに中央処理装置の負担を軽減することのでき
るデータ伝送方式を提供するものである。
以下図面を参照しで不発明の詳細*aty−rする。
第1図示のように本発明の構成(D鮫も特徴とするとこ
ろは、第1に中央処理装置(cpu)1には、常時最新
の収集データと制御データとが用意されている伝送制御
装置2が接続線路6により接続されていることでろる。
ろは、第1に中央処理装置(cpu)1には、常時最新
の収集データと制御データとが用意されている伝送制御
装置2が接続線路6により接続されていることでろる。
このために中央処理装置1からの要求Vこa座に答えら
れる。記2には伝送制御装fli2と、多数の機器等4
が接続線路5で接続これている複数の端末器(bs・1
、L8・2、t、5−5)6−・・とは、1ビツトの伝
送線路7で直列に接続され、ビットシリアル伝送が行わ
れることである。このために材料費、工費の節減となる
けかりでなく、伝送制御の一律化、単純化となる。もち
ろん端末器6・・・#′i3個に限られず、多紅個の場
合にも同様にして直列に接続される。
れる。記2には伝送制御装fli2と、多数の機器等4
が接続線路5で接続これている複数の端末器(bs・1
、L8・2、t、5−5)6−・・とは、1ビツトの伝
送線路7で直列に接続され、ビットシリアル伝送が行わ
れることである。このために材料費、工費の節減となる
けかりでなく、伝送制御の一律化、単純化となる。もち
ろん端末器6・・・#′i3個に限られず、多紅個の場
合にも同様にして直列に接続される。
伝送制御装置2は第2翻示のように、第2のデータ記憶
部であるデータ記憶部(nypn)8tX端しており、
処理部(マイクロプロセッサ)9と接続してるる、処理
部?KFi中央処理装置(cpu)1に対する要求制御
インターフェイス部10が接続しであるとともに、端末
器6・・・に対する伝送制御インターフェイス部11が
!!続してToる。
部であるデータ記憶部(nypn)8tX端しており、
処理部(マイクロプロセッサ)9と接続してるる、処理
部?KFi中央処理装置(cpu)1に対する要求制御
インターフェイス部10が接続しであるとともに、端末
器6・・・に対する伝送制御インターフェイス部11が
!!続してToる。
各端末器6・・・t[3図示のように、第1のデータ記
憶部であるデータ記憶部(LPDB)12を具備してお
り、処理部(マイクロ10噌ツサ)15と接続しである
。処理部13[は伝送制御インターフェイス部11と接
続される伝送制御インターフェイス部14が接続しであ
るとともに、機器4に対するフィールドインターフェイ
ス部15が接続してるる。
憶部であるデータ記憶部(LPDB)12を具備してお
り、処理部(マイクロ10噌ツサ)15と接続しである
。処理部13[は伝送制御インターフェイス部11と接
続される伝送制御インターフェイス部14が接続しであ
るとともに、機器4に対するフィールドインターフェイ
ス部15が接続してるる。
伝送制御14I襞置2に内蔵のデータ8ピ憧部(MFD
B)8(以下MFDBという)と、各端末器6・・・に
内蔵のデータ記憶部(t、b”DB)12(以下Lyn
B、gいう)との構成り第4図示のようでおる。すなわ
ちM F D B rcはまず各端末器(LS・1〜L
El −’ 5 ) 6・・・への制御データ8じ惜
部OUT・1、OUT・2、OUT・3がj畝次設けて
ろり、ついで各端末器6・・・力らの収菓データ配憶部
IN・1、IN・2、xn−sが順次設けである。各記
憶部内にFiいずれも各端末器に接続してるる複数の機
6等にそれぞれ対応して記憶 ゛位tを設定してあり
、各配憶位散に各機番の制御データまたは収集≠−タが
記憶される。また各端末器に内蔵のT、IFDBIfi
−例として端末器L8′・1のLIFDBt−示しであ
るが全て同じ構成を持っている。すなわちMIFDBの
OUT・1.0−’UT・2゛、OUT 、5に対応す
る制御データst * s OuT・1またはOUT・
2またtljOUT・6が設けてめるとともに1MIP
DBのIN・11.X M −2、IN・5に対応する
収集データ記憶部IN・1ま喪はIN・2またはXM−
5が設けである。*言すればMPDBには全ての端末器
のT、+ IF D B−を全て含む内接となっている
。そこで中央制御装置(CPU)1からの制御データ記
憶部Qtiテ・1〜OUT・5のいずれかの所定の記憶
位置に書き込まれ、また収集データtliMPDBの収
集データ記憶部IN・1〜XM・5の所定の記憶位置−
為ら読み出されて中央制御装置1へ供給される。さらK
MFDBの制御データ記憶部の内Gは、伝送線路7で各
端末器へ伝送されて1.IPDBの制御データ記憶部へ
入れられるとともに、各端末器のLシーDBの収集デー
タ記憶部の内dは、伝送線路7で伝送されてMPDBの
収集データ記憶部へ入れられる。そして各’LFDBK
Ip憧された制御データに基づいて対応する機器なt4
が制御され、また機器から接続l15で入力するデータ
は、各T、+FDBの収集データ記憶部の所定記憶位置
に書き込まれる。
B)8(以下MFDBという)と、各端末器6・・・に
内蔵のデータ記憶部(t、b”DB)12(以下Lyn
B、gいう)との構成り第4図示のようでおる。すなわ
ちM F D B rcはまず各端末器(LS・1〜L
El −’ 5 ) 6・・・への制御データ8じ惜
部OUT・1、OUT・2、OUT・3がj畝次設けて
ろり、ついで各端末器6・・・力らの収菓データ配憶部
IN・1、IN・2、xn−sが順次設けである。各記
憶部内にFiいずれも各端末器に接続してるる複数の機
6等にそれぞれ対応して記憶 ゛位tを設定してあり
、各配憶位散に各機番の制御データまたは収集≠−タが
記憶される。また各端末器に内蔵のT、IFDBIfi
−例として端末器L8′・1のLIFDBt−示しであ
るが全て同じ構成を持っている。すなわちMIFDBの
OUT・1.0−’UT・2゛、OUT 、5に対応す
る制御データst * s OuT・1またはOUT・
2またtljOUT・6が設けてめるとともに1MIP
DBのIN・11.X M −2、IN・5に対応する
収集データ記憶部IN・1ま喪はIN・2またはXM−
5が設けである。*言すればMPDBには全ての端末器
のT、+ IF D B−を全て含む内接となっている
。そこで中央制御装置(CPU)1からの制御データ記
憶部Qtiテ・1〜OUT・5のいずれかの所定の記憶
位置に書き込まれ、また収集データtliMPDBの収
集データ記憶部IN・1〜XM・5の所定の記憶位置−
為ら読み出されて中央制御装置1へ供給される。さらK
MFDBの制御データ記憶部の内Gは、伝送線路7で各
端末器へ伝送されて1.IPDBの制御データ記憶部へ
入れられるとともに、各端末器のLシーDBの収集デー
タ記憶部の内dは、伝送線路7で伝送されてMPDBの
収集データ記憶部へ入れられる。そして各’LFDBK
Ip憧された制御データに基づいて対応する機器なt4
が制御され、また機器から接続l15で入力するデータ
は、各T、+FDBの収集データ記憶部の所定記憶位置
に書き込まれる。
第5図において本発明のデータ伝送および費求処理のタ
イミングについて説明する。−一は一例として単位時間
管1秒とした例を示してるる。
イミングについて説明する。−一は一例として単位時間
管1秒とした例を示してるる。
1秒間のうち前半500 ミリ秒を伝送時間帯Taとし
、1秒間の後手500ミリ秒を侶・不処理時間帯Tbと
して分割している。1゛なわち伝速時間帯TaKは、M
PDBに入れられでいる全ての佃j御データが制御デー
タktm部OUT・1〜OUT・5から順次伝送線路7
にのってピントシリアル伝送される。各端末器(t、S
・1〜’L8・5)6・・・は壕ず各自宛の制御データ
’iJ4<り込んでこれ全各自のLIFDBの制御デー
タ記憶部へ記憶する。
、1秒間の後手500ミリ秒を侶・不処理時間帯Tbと
して分割している。1゛なわち伝速時間帯TaKは、M
PDBに入れられでいる全ての佃j御データが制御デー
タktm部OUT・1〜OUT・5から順次伝送線路7
にのってピントシリアル伝送される。各端末器(t、S
・1〜’L8・5)6・・・は壕ず各自宛の制御データ
’iJ4<り込んでこれ全各自のLIFDBの制御デー
タ記憶部へ記憶する。
ついで各自の収集データ管各自の収集データ記憶部から
順次伝送線路7に出力してヒントシリアル伝送され、こ
れがMPDBの枢呆データ記憶部IN・1〜IM・5へ
記憶される。このように伝送時間帯Taには伝送1路7
上ン抛6図元のようにOUT・1.0IJT・2、QU
T・6、IN・1、IN・2.IN −シの6ル−ムか
らなる伝送゛データ構成でデータが伝送される。
順次伝送線路7に出力してヒントシリアル伝送され、こ
れがMPDBの枢呆データ記憶部IN・1〜IM・5へ
記憶される。このように伝送時間帯Taには伝送1路7
上ン抛6図元のようにOUT・1.0IJT・2、QU
T・6、IN・1、IN・2.IN −シの6ル−ムか
らなる伝送゛データ構成でデータが伝送される。
ついでIP求処理時間帯Tt)JCa、中央処理装置(
CPU)1からの制御データをMIFDBK紀憧すると
配憶に、要求された収集データを中央処理装置1へ供給
する。このとき供給されるデータは、5oon)秒前に
各端末器6・・・から収集されfc*新のデータでるり
、これがただちに中央処理装4IIt1罠供給されるも
のである。またこのとき受けた制御データは500ミリ
秒後のつぎの伝送時間*TaKt:を各端末器6・・・
のL F D Bへ伝送される。ちなみに各端末器に1
00点の機器が接続されており、10個の端末器が伝送
線路7に直列に接続され、例えば1機器に入力情報がそ
れぞれ1点の場合、伝送時間帯TaGC#ioUテ・1
〜OUT −10の10フレームで1000点の制御デ
ータが、さらに工N・1〜lN−10の10フレームで
1000点の収集データが伝送されることになるが、上
記のように単位時間[−1秒とした場合の伝送時間帯T
aの500jυ秒で十分に上記データの伝送が可能であ
るばかりでなく、なお余裕がらる。また1000点以上
の機器の制御で、さらに多くのデータ伝送が必要な*J
台1Cは、単位時間を1.5秒とすることも可能でろI
八るるいは伝送時間帯Taと壺求処理時間帯Tbとの比
を適宜変えることも可能でるる。
CPU)1からの制御データをMIFDBK紀憧すると
配憶に、要求された収集データを中央処理装置1へ供給
する。このとき供給されるデータは、5oon)秒前に
各端末器6・・・から収集されfc*新のデータでるり
、これがただちに中央処理装4IIt1罠供給されるも
のである。またこのとき受けた制御データは500ミリ
秒後のつぎの伝送時間*TaKt:を各端末器6・・・
のL F D Bへ伝送される。ちなみに各端末器に1
00点の機器が接続されており、10個の端末器が伝送
線路7に直列に接続され、例えば1機器に入力情報がそ
れぞれ1点の場合、伝送時間帯TaGC#ioUテ・1
〜OUT −10の10フレームで1000点の制御デ
ータが、さらに工N・1〜lN−10の10フレームで
1000点の収集データが伝送されることになるが、上
記のように単位時間[−1秒とした場合の伝送時間帯T
aの500jυ秒で十分に上記データの伝送が可能であ
るばかりでなく、なお余裕がらる。また1000点以上
の機器の制御で、さらに多くのデータ伝送が必要な*J
台1Cは、単位時間を1.5秒とすることも可能でろI
八るるいは伝送時間帯Taと壺求処理時間帯Tbとの比
を適宜変えることも可能でるる。
つぎに第7図を参照して、中央処理装置力・ら出された
制御データか機器等を制御し、それか収集データとして
a認されるまで會、本発明の動作説明の一例として述べ
る。
制御データか機器等を制御し、それか収集データとして
a認されるまで會、本発明の動作説明の一例として述べ
る。
いま中央処理装置llから偽末器6・・・に接続されて
いる機器等4に対する制御データ客■■が、要求処理時
間帯Tb−1に要求側修インターフェイス部10を介し
て入力し、処理部9によりMFD−BのOUT・1、O
UT・2.0LiT−5の所定記憶位11に書き込まれ
たとする。この制御データはつぎの伝送時間帯Ta−2
に伝送制御インターフェイスs11から伝送データとな
って出力する。
いる機器等4に対する制御データ客■■が、要求処理時
間帯Tb−1に要求側修インターフェイス部10を介し
て入力し、処理部9によりMFD−BのOUT・1、O
UT・2.0LiT−5の所定記憶位11に書き込まれ
たとする。この制御データはつぎの伝送時間帯Ta−2
に伝送制御インターフェイスs11から伝送データとな
って出力する。
LS・IFi伝送制御インターフェイス部14iCてQ
UT・1の制御データ■を取り込み、処理部13により
I、FDBの所定記憶位置にsc; ti する。QU
T・2およびOUT・5のフレームの市り側1テータは
通遇させる。この間はフィールドイソメ−フェイス15
fニブrして機器11!4へ制御データを出力するとと
もに収集データを入力するサンプリングが行われている
。LS−2、T、8・3も同様にしてそれぞれOLT
T・2、OUT・5の制御データ■、■を順次取り込ん
で、各T、IFDB に紀憶し、各自のフレーム以外
の時は機器等4との間でサン1リンクが行われている。
UT・1の制御データ■を取り込み、処理部13により
I、FDBの所定記憶位置にsc; ti する。QU
T・2およびOUT・5のフレームの市り側1テータは
通遇させる。この間はフィールドイソメ−フェイス15
fニブrして機器11!4へ制御データを出力するとと
もに収集データを入力するサンプリングが行われている
。LS−2、T、8・3も同様にしてそれぞれOLT
T・2、OUT・5の制御データ■、■を順次取り込ん
で、各T、IFDB に紀憶し、各自のフレーム以外
の時は機器等4との間でサン1リンクが行われている。
LS・1の伝送制御インタ−7xイス部14からは、O
UT・5のフレームが通過したあとIN・1のフレーム
になったときにLS・1のLliPDBから収集データ
を出力し、LS・2、LS・5も順次それぞれIN・2
、IN・b。
UT・5のフレームが通過したあとIN・1のフレーム
になったときにLS・1のLliPDBから収集データ
を出力し、LS・2、LS・5も順次それぞれIN・2
、IN・b。
のフレームに各自の収集データを出力する。各自の収集
データの出力が終了してから要求処m時間W) T s
二2の間およびつぎの伝送時間帯テa−Sにおける各自
のOUTの7レームまでは、それぞれ機器等4との間で
サンプリングが行われる。この間に上記制御データ■■
Oによりそれぞれの機器等が制御され、新しい収集デー
タΔaycybなってLS・1〜1.8・5の各L’F
DBに配慣される。
データの出力が終了してから要求処m時間W) T s
二2の間およびつぎの伝送時間帯テa−Sにおける各自
のOUTの7レームまでは、それぞれ機器等4との間で
サンプリングが行われる。この間に上記制御データ■■
Oによりそれぞれの機器等が制御され、新しい収集デー
タΔaycybなってLS・1〜1.8・5の各L’F
DBに配慣される。
ついで伝送時間帯T a −5VC上配と同様にして制
御データがOUT・1〜QUT・5のそれぞれのフレー
ムからLPDBに入力した後、L1?’DBにkJ憶さ
れている砂集データかIN・1〜IN・5のそれぞれの
7レームに出力される。このときVCは上記制御データ
嘉■()の確耐となる収集データΔuUが伝送され、M
PDBに記悼される。
御データがOUT・1〜QUT・5のそれぞれのフレー
ムからLPDBに入力した後、L1?’DBにkJ憶さ
れている砂集データかIN・1〜IN・5のそれぞれの
7レームに出力される。このときVCは上記制御データ
嘉■()の確耐となる収集データΔuUが伝送され、M
PDBに記悼される。
したかつてつぎの要求処理時間帯Tb−3には、中央処
理装置1の要求VCよりこの収集データ■′■′σが中
央処理装*rc供給され、さきの制御データが出されて
それがN給されるまでの時間1なわち処理時間は最大5
秒以内である。また単V(収集データを求めるのみなら
ば、当該!!求処理時間帯Tb−1,または遅くともつ
きの骸求処ル時間帯T b −2II(は最新の当該デ
ータを祷られるので、その場合の処理w:1藺は最大1
秒以内でめる。
理装置1の要求VCよりこの収集データ■′■′σが中
央処理装*rc供給され、さきの制御データが出されて
それがN給されるまでの時間1なわち処理時間は最大5
秒以内である。また単V(収集データを求めるのみなら
ば、当該!!求処理時間帯Tb−1,または遅くともつ
きの骸求処ル時間帯T b −2II(は最新の当該デ
ータを祷られるので、その場合の処理w:1藺は最大1
秒以内でめる。
このように本発鴫によれは、多数の機器、計器、検出器
などが接続してるる端末器が多数配設しであっても、各
端末器を直列に接続すれはよいので、伝送線路数が極め
て少なく、端末器の増設も容易でめる。伝送処理装置お
よび各端末器の双方にそれぞれデータ記憶部を具備して
おり、しかもめらかしめ定められた伝送時間帯に記憶部
内の全ての制御データおよび収集データがピントシリア
ル伝送されるのモ、伝送制御が一律化し、単純化してお
り、かつ当該記慴部内にFi最新の制御データおよび収
集データが常に配憶されている。tたこのために端末器
等のハード構成も°−一律化き、経済的で信頼性も高く
なる。またこのために中央処理装置の要求に対する処理
速度が極めて敏速となる。
などが接続してるる端末器が多数配設しであっても、各
端末器を直列に接続すれはよいので、伝送線路数が極め
て少なく、端末器の増設も容易でめる。伝送処理装置お
よび各端末器の双方にそれぞれデータ記憶部を具備して
おり、しかもめらかしめ定められた伝送時間帯に記憶部
内の全ての制御データおよび収集データがピントシリア
ル伝送されるのモ、伝送制御が一律化し、単純化してお
り、かつ当該記慴部内にFi最新の制御データおよび収
集データが常に配憶されている。tたこのために端末器
等のハード構成も°−一律化き、経済的で信頼性も高く
なる。またこのために中央処理装置の要求に対する処理
速度が極めて敏速となる。
″また従来e求ができるごとに対処しなければならなか
った中央処理装置の自相が不要となるので、9担の軽減
が達成できる。
った中央処理装置の自相が不要となるので、9担の軽減
が達成できる。
図1rlij本発明の一実施例を示すもので、第1図に
全体の構成を示すブロックダイヤグラム、細2図は伝送
制御装置の内部構成を示すブロックダイヤグラム、第S
OU端末器の内部構成を示すブロックダイヤグラム、第
4−は伝送制御装置および端末器に内蔵のデータ記憶部
の内り栴成會示すブロックダイヤグラム、第5図はデー
タ伝送および菅求処理のタイミングを示す説明図、第6
図は伝送データ機成上水す説明図、第7−はデータの流
れt示す説明図でるる。 1・・・・・・中火処理装@(CPU’)2・・・・・
・伝送制御i置 6・・・・・・端末器(r、s・1、I、S・2、I、
S−3)8・・・・・・餉2の現場データ記憶部(MP
DB)9・・・・・・第1のデータ記憶部(LFDB)
Ta・・・・・・伝送時間帯 Tb・・・・・・要求処理時間帯 QUT ・1.0UT−2,0UT−5,、、、、、制
御アータ配惜部、 IN・1.IN・2.lN−3・・・・・・収集データ
dピ憧部3・・・・・・接続線、 7・・・・・・
伝送細路。 以 上 出願人 株式会社 精 工 曹 代理人 弁理士 最 上 務
全体の構成を示すブロックダイヤグラム、細2図は伝送
制御装置の内部構成を示すブロックダイヤグラム、第S
OU端末器の内部構成を示すブロックダイヤグラム、第
4−は伝送制御装置および端末器に内蔵のデータ記憶部
の内り栴成會示すブロックダイヤグラム、第5図はデー
タ伝送および菅求処理のタイミングを示す説明図、第6
図は伝送データ機成上水す説明図、第7−はデータの流
れt示す説明図でるる。 1・・・・・・中火処理装@(CPU’)2・・・・・
・伝送制御i置 6・・・・・・端末器(r、s・1、I、S・2、I、
S−3)8・・・・・・餉2の現場データ記憶部(MP
DB)9・・・・・・第1のデータ記憶部(LFDB)
Ta・・・・・・伝送時間帯 Tb・・・・・・要求処理時間帯 QUT ・1.0UT−2,0UT−5,、、、、、制
御アータ配惜部、 IN・1.IN・2.lN−3・・・・・・収集データ
dピ憧部3・・・・・・接続線、 7・・・・・・
伝送細路。 以 上 出願人 株式会社 精 工 曹 代理人 弁理士 最 上 務
Claims (1)
- 【特許請求の範囲】 中央処理装置に接続している伝送制御装置に複数の端末
器を直列KI&続してめ9、 各端末器に#i、中央処理装置からの制御データおよび
端末器に接続され九機器等からの収集データを記憶する
第1のデータ記憶部を設けてToの、上記伝送制御装置
に、各#A1のデータ記憶部の全ての内各を配憶可能な
第2のデータ記憶部を内蔵してあり、 上記伝送制御装置と上記各端末器との間のデータの送受
は、単位時間内を少なくとも伝送時間帯と要求処理時間
帯とに分割した上記伝送時間帯に行なわれるものでTo
の、 上記伝送時間帯には、第2のデータ記慣部内の各制御デ
ータが各端末器へピントシリアルに伝送され、6第1の
データ記憶部内の収集データが上記伝送制御装置へビッ
トシリアルに伝送されるものであり、 上記要求処理時間帯には、上記中央処理装置からの制御
データが上記伝送制御装置へ人力され、娶京された収集
データが上記伝送制御装置から出力されるものでるる。 ことを特徴とするデータ伝送方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17233281A JPS5873260A (ja) | 1981-10-28 | 1981-10-28 | デ−タ伝送方式 |
GB08230489A GB2111271A (en) | 1981-10-28 | 1982-10-26 | Data transmission and processing systems |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17233281A JPS5873260A (ja) | 1981-10-28 | 1981-10-28 | デ−タ伝送方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5873260A true JPS5873260A (ja) | 1983-05-02 |
Family
ID=15939934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17233281A Pending JPS5873260A (ja) | 1981-10-28 | 1981-10-28 | デ−タ伝送方式 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS5873260A (ja) |
GB (1) | GB2111271A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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1981
- 1981-10-28 JP JP17233281A patent/JPS5873260A/ja active Pending
-
1982
- 1982-10-26 GB GB08230489A patent/GB2111271A/en not_active Withdrawn
Patent Citations (1)
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JP4869245B2 (ja) * | 2004-11-18 | 2012-02-08 | パワーセンス・アクティーゼルスカブ | 簡潔な光ファイバ・ファラデー効果センサの補償 |
Also Published As
Publication number | Publication date |
---|---|
GB2111271A (en) | 1983-06-29 |
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