JPS5866109A - Instruction word processing method - Google Patents
Instruction word processing methodInfo
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- JPS5866109A JPS5866109A JP16422681A JP16422681A JPS5866109A JP S5866109 A JPS5866109 A JP S5866109A JP 16422681 A JP16422681 A JP 16422681A JP 16422681 A JP16422681 A JP 16422681A JP S5866109 A JPS5866109 A JP S5866109A
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
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- Physics & Mathematics (AREA)
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- Automation & Control Theory (AREA)
- Control By Computers (AREA)
- Programmable Controllers (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はストアードプログラム方式のプログラマブルな
コントローラに係り、シーケンス%tlJl1M]、数
値制御、DDC制御を混在して処理でき、且つプログラ
ム実行中にシーケンス処理命令に応じて。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a stored program type programmable controller, which can process sequence %tlJl1M], numerical control, and DDC control in a mixed manner, and according to sequence processing instructions during program execution.
数値制御、DDC制御のデータ値を変えて処理てキルシ
ョップコンピュータに関する。It relates to a kill shop computer that changes and processes data values for numerical control and DDC control.
プログラマブルなロジックコントローラにおいても、制
御対象の実質的な制御の必要上、単に論理演智を行なう
たけでなく、簡単η数値演算機能をt1加したコ’7’
IO−ラが出現していた。しかしこfじ)の数値演舞
機能付のロジックコントローラにおいでは(1)シーケ
ンスプログラムと数値演算のプログラムを別々に作成し
、各プログラムの実行は相互に割込み又は復帰をかける
必要がある。(2)ストアードプログラム方式のためプ
ログラムした時点の順序7実行ひる・この“め数値演算
2°° :″”のf−1は設定値の1°・7
あり・−、y−)r 。Even in programmable logic controllers, in order to effectively control the controlled object, it is necessary to perform not only logical operations but also simple η numerical calculation functions.
IO-ra had appeared. However, in the case of a logic controller with a numerical performance function (1), a sequence program and a numerical calculation program must be created separately, and the execution of each program requires mutual interruption or return. (2) Due to the stored program method, the order of execution at the time of programming is 7. This "me numerical calculation 2°°:" f-1 is the set value of 1°.7
Yes・-,y-)r.
″制御の状態に応じて変え、b 員7>:難し1・(3
)1シーケンス制御と数値演算とを混在したプログラム
を同一処理できない。等の問題点があり、プログラミン
グしにくく、又汎用性に乏しい点力鴎った。``Change according to the control status, b Member 7>: Difficulty 1・(3
)1 Programs that include both sequence control and numerical calculation cannot be processed in the same way. It has the following problems, is difficult to program, and lacks versatility.
本発明の目的は、ストア−1′プログラム方式の制御コ
ントロールにおいて、シーケンス制御、数値制a、nD
c制御の混在した一連のプログラムを同一処理し、且つ
プログラム中のシーケンス制御処理にて数値制御、DD
C制御の入カヂータ値を選択処理できるプログラム処理
機構を有するンヨツプコンピュータを提体することにを
)る。The object of the present invention is to provide sequence control, numerical system a, nD in store-1' program type control.
A series of programs including c-control are processed in the same way, and numerical control and DD are performed by sequence control processing in the program.
An object of the present invention is to provide a jump computer having a program processing mechanism capable of selectively processing input card values under C control.
本発明では、シー)7/ス制御、数値制御、DI)C制
御を混在し5六一連のプログラムを処理するプログラマ
プルコントローラにおいて、プログラム処理を゛要素処
理しシーケンス制御の0又は1の判別処理)、ブロック
処理(数値制御、DDC制御における1つの意味のある
まとまりの単位の処理)、分岐処理(前記ブロックの接
続関係に応じて要素及び制御数値データを次ブロックに
引渡す処理)に分け、前記各処理に係わらず同一処理に
て前記各処理を行なうことを特徴としている。又前記各
処理が同一処理で行なえるため、同一な一連のプログラ
ム中のシーケンス制御処理にて実行、非実行が決定され
た数値制御、DDC制御のブロックの入出力データを次
の処理ブロックに引渡す処理が行なえるので、実際の機
器、装置の制御に即した汎用性のある処理が行なえる。In the present invention, in a programmable controller that processes a series of programs in which sequence control, numerical control, and DI)C control are mixed, the program processing is performed by element processing to determine whether the sequence control is 0 or 1. processing), block processing (processing of one meaningful unit in numerical control and DDC control), and branch processing (processing of passing elements and control numerical data to the next block according to the connection relationship of the blocks), The present invention is characterized in that each of the above-mentioned processes is performed in the same process regardless of the above-mentioned processes. In addition, since each of the above processes can be performed in the same process, the input/output data of numerical control and DDC control blocks whose execution or non-execution is determined in the sequence control process in the same series of programs is passed to the next processing block. Since processing can be performed, versatile processing can be performed that is compatible with the control of actual equipment and devices.
更にシーケンス制御と数値制御、DDC制御の処理を別
々に処理するための複雑なプログラムの切替、割込み、
復帰処理が不用になった。更に前記3基本処理により、
シーケンス制御のみの場合、数値制御、DDC制御のみ
の場合、両者混在の場合にも処理できることを特徴とす
る。Furthermore, complex program switching, interrupts, and
Recovery processing is no longer necessary. Furthermore, by the above three basic processing,
It is characterized in that it can process only sequence control, numerical control, DDC control only, and a mixture of both.
以下、本発明の一実施例を図面によって説明する。An embodiment of the present invention will be described below with reference to the drawings.
第1図に本発明の一実施例の構成を示す。プログラム処
理機構3はメモリパスライン6を介してメモリ2に書か
れたシーケンス制御、数値制御、DDC制御の単独又は
各々混在した一連のプログラムを読出し1.中央処理装
置1を介して前記各処理を行なう。また制御対象の入力
制御装置4、出力制御装置5はインタフェイスパスライ
ン7を介し、中央処理装置1と接続きれている。本発明
が従来のシーケンスロジックコントローラ、又は数値演
算機能付コントローラと相違している点は。FIG. 1 shows the configuration of an embodiment of the present invention. The program processing mechanism 3 reads out a series of programs written in the memory 2 via the memory path line 6 for sequence control, numerical control, and DDC control, either alone or in combination.1. Each of the above-mentioned processes is performed via the central processing unit 1. Further, the input control device 4 and output control device 5 to be controlled are connected to the central processing unit 1 via an interface path line 7. The present invention is different from conventional sequence logic controllers or controllers with numerical calculation functions.
プログラム処理機構3にある。It is located in the program processing mechanism 3.
第2図にプログラム処理機構3の構成を示す。FIG. 2 shows the configuration of the program processing mechanism 3.
メモリ2上に作成されたプログラムのアドレスを示すプ
ログラムカウンタ8%その指示されたプログラムを記憶
するインストラクシ甲ンレジスタ9、プログラムの命令
語中の分岐処理コードを判別する分岐デコーダ10.デ
コーダ10の内容に対応した分岐処理を行カう分岐処理
機構11、インストラクンヨンレジスタ9の命令語がシ
ーケンス制御のみか又は数値制御、DDC制御の処理ブ
ロックをもつ命令語かを判別する要素デコーダ12、そ
の内容に応じてシーケンス制御命令の場合にシーケンス
制御処理を行なう要素処理機構13.要素処理機構の0
又は1のオンオフデータを判別しオンの場合インストラ
クションレジスタ9の中の数値制御、14はDDC制御
処理命令に対応した処理ブロック15〜17を選択する
リンクデコーダである。A program counter 8% indicating the address of the program created on the memory 2; an instruction register 9 for storing the designated program; a branch decoder 10 for determining the branch processing code in the instruction word of the program. A branch processing mechanism 11 performs branch processing corresponding to the contents of the decoder 10, and an element decoder 12 determines whether the instruction word in the instruction register 9 is only for sequence control, or has a processing block for numerical control or DDC control. , an element processing mechanism 13 that performs sequence control processing in the case of a sequence control command according to its contents. 0 of element processing mechanism
14 is a link decoder that selects processing blocks 15 to 17 corresponding to the DDC control processing command.
第3図に分岐処理機構11の構成を示す。分岐デコーダ
10により判別されたコードに対応して。FIG. 3 shows the configuration of the branch processing mechanism 11. Corresponding to the code determined by the branch decoder 10.
前回処理された処理ブロックの出力データが記憶きれて
いる出力データレジスタ群22の内容を今回処理される
処理ブロックの入力データを記憶する入力データレジス
タ群2】に転送スるデータゲート23及び、出力レジス
タ群21の有効データ数値を記憶しているレジスタの個
数を管理記憶する出力カウントし・ジスタ19.出力カ
ウントレシ゛スタ19の記憶内容を入力レジスタ群2】
の有効レジスタ個数を管理する入力カウントレジスタ1
8へ転送するカウントゲート20及び分岐コードに応じ
て入力データレジスタ群21の記憶内容を中間ツク71
□5に転送、は逆転送す、中間 1データゲート2
4及び中間レジスタ群25のプログラム分岐位置毎の有
効出力データレジスタの個数を管理する中間カウントレ
ジスタ群より構成される。A data gate 23 that transfers the contents of the output data register group 22, which stores the output data of the processing block processed last time, to the input data register group 2, which stores the input data of the processing block processed this time; Output counting register 19 for managing and storing the number of registers storing valid data values of the register group 21. The memory contents of the output count register 19 are input to the input register group 2]
Input count register 1 that manages the number of effective registers in
The stored contents of the input data register group 21 are transferred to the intermediate register 71 according to the count gate 20 and the branch code to be transferred to the input data register group 21.
□Transfer to 5, reverse transfer, intermediate 1 data gate 2
4 and an intermediate count register group 25 for managing the number of valid output data registers for each program branch position.
第4図に従来からのシーケンス制御回路の一例を示す。FIG. 4 shows an example of a conventional sequence control circuit.
本発明においても第4図のようなシーケンス制御のみの
回路を処理できる。The present invention can also process a circuit that only performs sequence control as shown in FIG.
第5図に数値制御、DDC制御のみの実施例を示す。処
理ブロック27〜41は、前記制御の意味ある処理単位
であり、処理ブロックがまと1って1数値制御、I’)
D C制御を行なう。或いは1処理ブロツクで前記処
理ブロック27〜41と同一 □の処理を行なう処
理ブロックであっても良い。処理ブロック27と処理ブ
ロック28の関係において処理プロ・ツク28の入力デ
ータ値に、処理ブロック27の出力デー々仙である。よ
って処刊1ブ−ツク28の処理にあたり、分岐処理機構
3の処理は第3図に示す構成におい忙、分岐デコーダ1
0により分岐[−」を判別後、「−」分岐に対応したカ
ラントゲ−]・20、及びデータゲート23を21!通
させ処理ブロック27の出力カウントレジスタ]9の内
容を入力カウントレジフタ18に転送する。又出力デー
タレジスタ群22の内容がデータゲート23により入力
データレジスタ群21に転送される。処理ブロック28
は入力データレジスタ群21の内容により数値制御、D
DC制御を行なう。処理後、処理ブロック28は出力デ
ータ数を出力カウントレジスタ19へ、及び出力データ
値を出力データレジスタ群22へ転送する。FIG. 5 shows an embodiment using only numerical control and DDC control. The processing blocks 27 to 41 are meaningful processing units of the control, and one processing block is one numerical control, I')
Perform DC control. Alternatively, one processing block may perform the same processing as the processing blocks 27 to 41. In the relationship between the processing block 27 and the processing block 28, the input data value of the processing block 28 is the same as the output data value of the processing block 27. Therefore, in processing the publication 1 book 28, the branch processing mechanism 3 is busy in the configuration shown in FIG.
After determining the branch [-] by 0, the current game corresponding to the "-" branch]20 and the data gate 23 are set to 21! The contents of the output count register] 9 of the pass processing block 27 are transferred to the input count register 18. Further, the contents of the output data register group 22 are transferred to the input data register group 21 by the data gate 23. Processing block 28
is numerically controlled by the contents of the input data register group 21, D
Perform DC control. After processing, processing block 28 transfers the output data number to output count register 19 and the output data value to output data register group 22.
処理34においては、処理ブロックの接続はないが、処
理ブロック37が処理ブロック29゜33.36の出力
結果を用いて処理を行なうので処理ブロック29.33
の出力データ数、出力データを処理ブロック37に渡す
ための処理を行なう。In processing 34, there is no connection between processing blocks, but processing block 37 performs processing using the output result of processing block 29.33.
Processing for passing the number of output data and the output data to the processing block 37 is performed.
処理ブロック、又はノーケンス制御接点、コイ外聞相互
の接続は、第6図の児本分岐に分解できる。水平入力分
岐処理44、垂直入力分岐処理45、垂直出力分岐処理
46ある。いずれの分岐の場合も前と基本分岐の組合せ
で合成できる。水平入力分岐処理44は前記しである。The processing blocks, or the control contacts, and the mutual connections between the coils can be broken down into the basic branches of FIG. There are horizontal input branch processing 44, vertical input branch processing 45, and vertical output branch processing 46. Any branch can be synthesized by combining the previous and basic branches. The horizontal input branch processing 44 has been described above.
垂直入力分岐処理45は入力カウントレジスタ18に中
間カウントレジスタ群′26の内容を加え、且つ中間デ
ータレジスタ群25のレジスタの内容を中間カウントレ
ジスタ26分だけ入力データレジスタ群21に追加する
処理である。垂直出力分岐処理46は入力カウントレジ
スタ18の内容を処理分岐の位置に対応した中間カウン
トレジスタ群25に転送し、且つ入力データレジスタ群
21の内容を入力カウントレジフタ18分、中間データ
レジスタ群25に転送する。The vertical input branch processing 45 is a process of adding the contents of the intermediate count register group '26 to the input count register 18, and adding the contents of the registers of the intermediate data register group 25 by the amount of the intermediate count register 26 to the input data register group 21. . The vertical output branch processing 46 transfers the contents of the input count register 18 to the intermediate count register group 25 corresponding to the position of the processing branch, and transfers the contents of the input data register group 21 to the input count register 18 and the intermediate data register group 25. Transfer to.
第7図に、シーケンス制御、数値制御、DDC制御の混
在したプログラムの処理例を示す。処理ブロックの処理
については基本的に第5図と同一であるが、シーケンス
制御が含まれている点が異なる。ノーケンス接点1は、
分岐処理機構11後、要素処理機構にてシーケンス制御
処理される。その結果がオンであれば処理ブロックの代
用として入力カウントレジスタ18の内容を出力カウン
トレジスタ19へ転送する。結果がオフの場合は出力カ
ウントレジスタ18の内容を0とする。前記ノーケンス
処理を行なうことにより、接点A47゜接点B49.接
点C52のオンオフ状態により、処理ブロックS53に
は処理ブロックP48、処理ブロックQ50.処理ブロ
ックR51のいずれか、又は2処理ブロツク、又は3処
理ブロツクの出力データが入力データとして入力される
。FIG. 7 shows a processing example of a program in which sequence control, numerical control, and DDC control are mixed. The processing of the processing blocks is basically the same as that in FIG. 5, except that sequence control is included. Noken contact 1 is
After the branch processing mechanism 11, sequence control processing is performed by the element processing mechanism. If the result is ON, the contents of the input count register 18 are transferred to the output count register 19 as a substitute for the processing block. If the result is OFF, the contents of the output count register 18 are set to 0. By performing the above-mentioned no-ken processing, the contact point A47°, the contact point B49. Depending on the on/off state of contact C52, processing block S53 includes processing block P48, processing block Q50 . Output data from any one of processing blocks R51, two processing blocks, or three processing blocks is input as input data.
このように、シーケ/ス制御、数値制御、DDC制御の
混在プログラムにおいて、処理ブロックの入出力カラン
)値、及びデータ値を管理することにより、ノーケンス
接点にてオンオフされた場合にも処理ブロックが必要と
するデータ、又はシーケンス制御処理的に正当なデータ
を入力値として数伜匍!御、T’)I)C制御が行なえ
る。前記特徴よりl!i fQ 7’ o ゛ツクの有
効利用が図れ、筺だシーケンス制御1 f、’+ Aに
比較し、実際の神器、装置に即した制御プログラム処理
が行なえる効果がある。In this way, in a mixed program of sequence/sequence control, numerical control, and DDC control, by managing the input/output values and data values of the processing block, the processing block can be As long as you input the required data or valid data for sequence control processing! control, T')I)C control can be performed. From the above features! It is possible to make effective use of i fQ 7'o blocks, and compared to the case sequence control 1f,'+A, it has the effect of allowing control program processing to be performed in accordance with the actual sacred treasure or device.
第1図は本発明の構成例、第2図はプログラム処理機構
の構成例、第3図は分岐処理機構の構成例、第4図はシ
ーケンスプログラム処理例、第5図は数値制御、DDC
制御制御プログラム処理薬6図は分岐基本分岐図、第7
図はシーケンス制御、数値制御、DDC制御制御プログ
ラム処理薬れぞれ示す。FIG. 1 is a configuration example of the present invention, FIG. 2 is a configuration example of a program processing mechanism, FIG. 3 is a configuration example of a branch processing mechanism, FIG. 4 is a sequence program processing example, and FIG. 5 is a numerical control, DDC
Control control program processing drug Figure 6 is a branch basic branch diagram, 7th
The diagram shows sequence control, numerical control, and DDC control program processing.
Claims (1)
ケンス制御、数値制御、DDC制御等の複数種類の命令
語が混在した一連のプログラムの各各を識別し連続的に
処理することを特徴とする命令語処理方法。1. An instruction word processing method that is characterized by identifying each of a series of programs in which multiple types of instruction words such as sequence control, numerical control, DDC control, etc. are mixed in a stored program type processing method and sequentially processing them. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16422681A JPS5866109A (en) | 1981-10-16 | 1981-10-16 | Instruction word processing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16422681A JPS5866109A (en) | 1981-10-16 | 1981-10-16 | Instruction word processing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5866109A true JPS5866109A (en) | 1983-04-20 |
Family
ID=15789063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16422681A Pending JPS5866109A (en) | 1981-10-16 | 1981-10-16 | Instruction word processing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5866109A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61110204A (en) * | 1984-11-02 | 1986-05-28 | Hitachi Ltd | Controlling method of automated device |
JPS62293305A (en) * | 1986-06-11 | 1987-12-19 | Mitsubishi Electric Corp | Software developing device for fa controller |
-
1981
- 1981-10-16 JP JP16422681A patent/JPS5866109A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61110204A (en) * | 1984-11-02 | 1986-05-28 | Hitachi Ltd | Controlling method of automated device |
JPS62293305A (en) * | 1986-06-11 | 1987-12-19 | Mitsubishi Electric Corp | Software developing device for fa controller |
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