JPS6136256B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は複数個のオペランドフイールドからな
る命令語に基づき処理を実行する改良された演算
処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improved arithmetic processing device that executes processing based on instruction words consisting of a plurality of operand fields.

ここで複数のオペランドフイールドとは基本的
には以下の三つの要素を含む。 Here, the multiple operand fields basically include the following three elements.

１ 演算指示フイールド（OPフイールド） ２ 信号源フイールド（SCフイールド） ３ 結果格納先フイールド（DSフイールド） ここで、演算指示フイールド（OPフイール
ド）とは、装置が演算処理すべき内容を指示する
フイールドで、信号源フイールド（SCフイール
ド）とは、この演算処理に用いられるデータ（ア
ドレスデータ、演算用データ等）を指示するフイ
ールドで、結果格納先フイールド（DSフイール
ド）とは、演算処理の結果を格納するためのデー
タフイールドである。この様なフイールド体系か
らなる命令としてはデータの転送命令等がある。1 Operation instruction field (OP field) 2 Signal source field (SC field) 3 Result storage field (DS field) Here, the operation instruction field (OP field) is a field that instructs the content to be processed by the device. The signal source field (SC field) is a field that specifies the data used in this calculation process (address data, calculation data, etc.), and the result storage field (DS field) is a field that stores the result of the calculation process. This is a data field for An example of an instruction having such a field system is a data transfer instruction.

一例としてレジスタ転送命令を参照すると、レ
ジスタR₁からレジスタR₂へデータを転送させる
ためには、MOV R₁，R₂……(1)として表わされ
る。 Referring to a register transfer instruction as an example, in order to transfer data from register R ₁ to register R ₂ , it is expressed as MOV R ₁ , R _{2 .} . . (1).

ここでMOVとは演算指示フイールドに書かれ
た転送命令で、R₁，R₂は信号源フイールド及び
格納先フイールドに書かれた命令でレジスタR₁
に格納されているデータを取り出し、レジスタ
R₂に格納することを意味する。 Here, MOV is a transfer instruction written in the operation instruction field, R ₁ and R ₂ are instructions written in the signal source field and storage destination field, and register R ₁
Retrieve the data stored in the register and
Means to store in R ₂ .

今、信号源フイールドと格納先フイールドとに
書かれた内容が同一の内容（例えばR₁）であれ
ば、(1)はMOV R₁，R₂……(2)となり、レジスタ
R₁の内容をレジスタR₁に移す、即ち動作として
はNO OPERATION（NOP）命令を実行するこ
とになる。例えばｎビツトで１個の命令フイール
ドが構成されている場合には２ⁿ個のレジスタを
設定することができる。従つて、前述のMOV命
令に対して各々２ⁿ個のNOP動作があり、この動
作を実行せしめるのに２ⁿ個の命令が用意されて
いる。この２ⁿ個の命令に対する動作は、いずれ
も同一のNOP動作であり、これは取りも直さ
ず、同一の動作を行なわしめるのに１個の命令で
十分である所を２ⁿ個もの命令を使用しているこ
とになり、命令数の制限が厳しいマイクロプロセ
ツサにおいては、命令の有効利用を妨げる大きな
原因であつた。しかしながら従来の演算処理装置
では、上述の様なNOP動作を検知する手段をも
つていないため、結果としては同一のNOP動作
を実行させるのに２ⁿ個の命令数を使用せざるを
えなかつた。即ち、第１図に示すように従来の演
算処理装置は、命令コードを解読するデコーダ１
によつて解読された各フイールドが、i₁〜ｉ_kな
る制御信号として各処理ブロツクあるいは記憶ブ
ロツクへ伝送される様子を示したものである。前
述の様なレジスタ転送命令１がデコーダ１で解読
されると、レジスタR₁〜Rn内のデータをバスＢ
を通して他のレジスタR₁〜Rnへ送るゲート回路
２，３を制御するとともにレジスタR₁を選択し
てレジスタR₂へバスＢを介してデータの転送を
行う。しかしながらMOV R₁，R₂……(2)のよう
な命令の場合は、レジスタR₂からレジスタR₁へ
データが転送されるだけで、プログラム進行の都
合上の必要性はあつても実質的なプログラムの処
理を行わない所謂NOP動作となる。この様な
NOP動作が最大２ⁿ回行われているとすると、命
令数に制限の厳しい演算処理装置においては、命
令の有効利用の点で大きな欠点であり、又演算処
理速度の低下を招く大きな原因でもあつた。 Now, if the contents written in the signal source field and the storage destination field are the same (for example, R ₁ ), (1) becomes MOV R ₁ , R ₂ ... (2), and the register
The contents of R ₁ are transferred to register R ₁ , that is, the NO OPERATION (NOP) instruction is executed. For example, if one instruction field is made up of n bits, 2 ⁿ registers can be set. Therefore, there are 2 ⁿ NOP operations for each of the above-mentioned MOV instructions, and 2 ⁿ instructions are prepared to execute these operations. The operations for these 2 ⁿ instructions are all ^the same NOP operation. In microprocessors where the number of instructions is strictly limited, this has been a major cause of hindering the effective use of instructions. However, conventional arithmetic processing units do not have a means to detect NOP operations as described above, and as a result, they have no choice but to use 2 ⁿ instructions to execute the same NOP operation. . That is, as shown in FIG. 1, the conventional arithmetic processing device has a decoder 1 that decodes instruction codes.
This figure shows how each field decoded by the above is transmitted to each processing block or storage block as control signals i ₁ to i _k . When register transfer instruction 1 as described above is decoded by decoder 1, the data in registers _R1 to Rn is transferred to bus B.
It controls the gate circuits 2 and 3 that send data to the other registers _R1 to Rn through the bus B, selects the register _R1 , and transfers data to the register _R2 via the bus B. However, in the case of an instruction like MOV R ₁ , R ₂ ...(2), data is simply transferred from register R ₂ to register R ₁ , and even if it is necessary for the convenience of program progress, it is not practical. This is a so-called NOP operation in which no program processing is performed. Like this
If the NOP operation is performed a maximum of 2 ⁿ times, it is a major drawback in terms of effective use of instructions in arithmetic processing devices where the number of instructions is strictly limited, and is also a major cause of slowing down the arithmetic processing speed. Ta.

本発明の目的は、命令コードの含まれる処理機
能を拡大し、命令の有効利用を計るとともに高速
処理を実行する演算処理装置を提供することにあ
る。 An object of the present invention is to provide an arithmetic processing device that expands the processing functions included in instruction codes, makes effective use of instructions, and executes high-speed processing.

本発明によれば、演算指示フイールド、信号源
フイールドおよび結果格納先フイールドを含み構
成される命令を実行処理する演算処理装置におい
て、信号源フイールドと結果格納先フイールドと
の内容を比較し両者が特定の内容を有する時検出
信号を出力する検出回路を有し、前記命令の実行
処理とともに、検出信号の制御により他の処理を
並列に実行せしめることを特徴とする。 According to the present invention, in an arithmetic processing device that executes an instruction including an arithmetic instruction field, a signal source field, and a result storage field, the contents of the signal source field and the result storage field are compared, and both are identified. The present invention is characterized in that it has a detection circuit that outputs a detection signal when it has the content of , and executes other processing in parallel with the execution processing of the instruction by controlling the detection signal.

以下、図面を参照して本発明の一実施例を説明
する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

尚、説明を簡単にするため、前述したレジスタ
転送命令に適用した場合の一実施例を示す。 In order to simplify the explanation, an example will be shown in which the present invention is applied to the register transfer instruction described above.

第２図はレジスタ転送命令MOV Ri，Rkを実
行する装置のブロツク図を示したもので、命令コ
ードはデコーダ４により解読され、制御信号i₁〜
ｉ_kの制御のもとにデータの入出力段のゲート回
路５，６を駆動してレジスタRi内のデータをバ
スＢを介してレジスタRkに転送する。更に、こ
の装置は信号源フイールド（SC）と結果格納先
フイールド（DS）との内容を比較する比較回路
７を有しており、両者の内容が一致した時、即ち
Ri＝Rkの時信号線ａを介して一致信号をバスＢ
上のゲート回路８へ送る。ゲート回路８は一致信
号を受けるとレジスタRiから送られてきたデー
タをレジスタRiへ送る一方、他の処理機構（周
辺回路，演算部，メモリ部等）へも転送する。即
ち、本実施例によればMOV Ri，Ri命令の時、
NOP動作とともにレジスタRiのデータを他の処
理、制御系へ転送し、例えば周辺装置からのデー
タの入出力を制御する様な命令をも実行する。 FIG. 2 shows a block diagram of a device that executes register transfer instructions MOV Ri, Rk. The instruction code is decoded by the decoder 4 and the control signals i ₁ to
Under the control of i _k , gate circuits 5 and 6 in the data input/output stage are driven to transfer the data in register Ri to register Rk via bus B. Furthermore, this device has a comparison circuit 7 that compares the contents of the signal source field (SC) and the result storage field (DS), and when the contents of the two match, that is,
When Ri=Rk, a match signal is sent to bus B via signal line a.
It is sent to the upper gate circuit 8. When the gate circuit 8 receives the match signal, it sends the data sent from the register Ri to the register Ri, and also transfers it to other processing mechanisms (peripheral circuits, arithmetic units, memory units, etc.). That is, according to this embodiment, at the time of the MOV Ri, Ri instruction,
Along with the NOP operation, the data in the register Ri is transferred to other processing and control systems, and for example, instructions for controlling the input/output of data from peripheral devices are also executed.

比較回路７としては、例えば第３図に示すよう
な論理回路でよい。信号源フイールドを形成する
ビツト信号SC₁〜SC_oと結果格納先フイールドを
形成するビツト信号DS₁〜DS_oの各々がｎ個の排
他的NORゲート１０の入力端に接続され、その
出力がANDゲート１１に入力され、一致信号１
２を出力する。この場合、SCデータとDSデータ
が同一の時排他的NORゲート１０から全てＨレ
ベルの信号がANDゲート１１に入力され、一致
信号Ｈレベルが出力される。更にこの一致信号に
制御されるゲート回路８は第４図に示すようにレ
ジスタからのビツトデータを転送するバスライン
１３の各々から分岐されたビツト線と比較回路７
からの一致信号１２とを入力とするｎ個のAND
ゲート１４を有し、ANDゲート１４からの出力
は各々所望の処理制御部へ伝送される。 The comparison circuit 7 may be a logic circuit as shown in FIG. 3, for example. The bit signals SC ₁ to _{SC o} forming the signal source field and the bit signals DS ₁ to _{DS o} forming the result storage field are each connected to the input terminals of n exclusive NOR gates 10, and their outputs are ANDed. Input to gate 11, match signal 1
Outputs 2. In this case, when the SC data and DS data are the same, all H level signals are input from the exclusive NOR gate 10 to the AND gate 11, and a match signal of H level is output. Further, the gate circuit 8 controlled by this coincidence signal connects the bit lines branched from each of the bus lines 13 for transferring bit data from the register and the comparison circuit 7 as shown in FIG.
n AND with matching signal 12 from
It has gates 14, and the outputs from the AND gates 14 are transmitted to respective desired processing control units.

この様に本実施例によれば信号源フイールドと
結果格納先フイールドとの内容が一致した時、
NOP動作（同一のレジスタへバスを介してデー
タを再入力する）とともに、レジスタの有するデ
ータを他の処理制御部へも伝達できる。従つて一
つの命令で２つの処理実行を行うことができ、全
体的な処理速度を向上せしめることができる。 In this way, according to this embodiment, when the contents of the signal source field and the result storage destination field match,
In addition to the NOP operation (re-inputting data to the same register via the bus), the data held in the register can also be transmitted to other processing control units. Therefore, two processes can be executed with one instruction, and the overall processing speed can be improved.

尚、本実施例ではNOP動作を検出して複数の
処理を並列に実行する例を提示したが、必ずしも
NOP動作に限ることなく、異なるアドレス値を
有するレジスタ間でのデータ転送の時にも応用で
きることは明らかであり、比較回路やゲート回路
の回路構成も種々の論理回路の組み合わせにより
達成できる。 Although this embodiment presents an example of detecting a NOP operation and executing multiple processes in parallel, this is not necessarily the case.
It is clear that the present invention can be applied not only to NOP operation but also to data transfer between registers having different address values, and circuit configurations of comparison circuits and gate circuits can be achieved by combining various logic circuits.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の演算処理装置のブロツク図で、
第２図は本発明の一実施例を示す演算処理装置の
ブロツク図で、第３図は本実施例で用いられる比
較回路の一例を示す論理回路図で、第４図はゲー
ト回路の一例を示す論理回路図である。 １，４……デコーダ、２，３，５，６……ゲー
ト、７……比較回路、８……ゲート回路、R₁〜
Rn……レジスタ、Ｂ……バス、ａ……信号線、
１０……排他的NORゲート、１１，１４……
ANDゲート、１２……一致信号、１３……バ
ス。 Figure 1 is a block diagram of a conventional arithmetic processing device.
FIG. 2 is a block diagram of an arithmetic processing device showing an embodiment of the present invention, FIG. 3 is a logic circuit diagram showing an example of a comparison circuit used in this embodiment, and FIG. 4 is a block diagram showing an example of a gate circuit. FIG. 1, 4... Decoder, 2, 3, 5, 6... Gate, 7... Comparison circuit, 8... Gate circuit, R ₁ ~
Rn...Register, B...Bus, a...Signal line,
10...exclusive NOR gate, 11, 14...
AND gate, 12...match signal, 13...bus.

Claims (1)

【特許請求の範囲】[Claims] １ 処理内容を指示する演算指示領域を含む複数
個の領域からなる命令を解読し前記演算指示領域
の内容に基づいた処理を実行する演算処理装置に
おいて、前記複数個の領域のうち少なくとも２個
の領域に含まれている内容が所定の内容である時
検出信号を出力する検出手段を有し、前記演算指
示領域の内容に基づいた前記処理を実行する一
方、前記検出信号の制御のもとに他の処理を実行
することを特徴とする演算処理装置。1. In an arithmetic processing device that decodes an instruction consisting of a plurality of areas including an arithmetic instruction area that instructs processing contents and executes processing based on the contents of the arithmetic instruction area, at least two of the plurality of areas It has a detection means that outputs a detection signal when the content included in the area is a predetermined content, and executes the processing based on the content of the calculation instruction area, while under the control of the detection signal. An arithmetic processing device characterized by executing other processing.