JPS5864532A - Access device - Google Patents

Abstract

PURPOSE:To obtain an access device free of a deadlock by accessing a common bus from a master access device, and inhibiting a deciding circuit from sending a request for use to the common bus for several cycles of the common bus once a response for holding is obtained. CONSTITUTION:When one module connected to a common bus 10 is to access the bus 10, a deciding circuit 1 outputs a request for use to the bus 10 and decides whether the bus is usable or not. When the bus is usable, a master access device 2 accesses the bus 10 repeatedly every time a permission for use is obtained until an acknowledgement or negative acknowledgement response is obtained. When this device 2 receives a holding response, a timer circuit 3 is inhibited from outputting a request for use to the bus 10 for bus cycles in inverse proportion to prescribed priority. Consequently, the bus 10 is not occupied until a response other than the holding response is obtained by a module with higher priority, and even modules with lower priority can use the bus 10.

Description

【発明の詳細な説明】 本発明は共通バスのアクセス装置に関する。[Detailed description of the invention] The present invention relates to a common bus access device.

共通バスによってプロセッサ、メモリ、および入出力装
置全結合する方式は、結合の容易性と拡張性に優れてい
るので広く計算機システムに使用されている。共通バス
方式で＋Ｉｉ各ブｐセッサおよび各入出力装置がそれぞ
れ別個にメモリあるいは入出力装置等をアクセスするこ
、−ができる。共通バスでは複数のプロセッサ等が同時
にバスの使用を行なおうとするので一時には１台のモジ
ュールしかバス使用を行なわない様に制御する必擾があ
る。A system in which processors, memories, and input/output devices are all connected via a common bus is widely used in computer systems because it is easy to connect and has excellent expandability. The common bus system allows each bus processor and each input/output device to access the memory, input/output device, etc. separately. Since a plurality of processors and the like attempt to use the common bus at the same time, it is necessary to control the bus so that only one module uses the bus at a time.

この場合一般的には、それぞれのモジー−ルに優先度を
設は優先度の最高のものを選んでバスの使用を許可する
ようにしている。この優先仮は共通バスに接続する物理
的位置によって定まるものや、データ処理の緊急度に応
じて定められているものが多い。この優先度に応じてバ
スの使用権を与えル方式ではもし、俊う１１．度の高い
ものが連続してバ２− スを使用すると優先度の低いものはいつまでもバスを使
用できなくなることになる。もし、低い優先度のモジー
−ルが１つの賢源の専有権を得て使用中のｉｌｌ、高い
優先度のモジュールがその前原を使用しようとするとビ
ジー状態となっているので保留が返されることになる。In this case, generally speaking, each module is given a priority and the one with the highest priority is selected and allowed to use the bus. This priority is often determined by the physical location connected to the common bus, or depending on the urgency of data processing. 11. If you use the system that gives the right to use the bus according to this priority level, it will be faster. If a high-priority device uses the bus continuously, a low-priority device will be unable to use the bus forever. If a module with a lower priority has exclusive rights to one resource and is using it, a module with a higher priority tries to use its predecessor, it is busy and a hold is returned. become.

優先度の高いモジーールは、承認あるいは非承認応答を
得るまでバスを専有してしまう、一方、先に専有権を得
たモジュールは専有権を開放するだめのアクセスを行な
おうとしてもバスの使用が不可能となり、どちらのモジ
ー−ルも妨げなくなりいわゆる６デツドロツク′°の状
態となってしまうという問題がある。A module with a higher priority will monopolize the bus until it receives an approval or disapproval response, while a module that has the monopoly first will not be able to use the bus even if it tries to access it to release the monopoly. There is a problem in that this becomes impossible and neither module is obstructed, resulting in a so-called 6-dead lock state.

本発明のアクセス装置は上記の問題を生じないアクセス
装置ｉｊｔ’に提供することにある。The access device of the present invention provides an access device ijt' that does not cause the above-mentioned problems.

本発明のアクセス装置は、共通バスでデータを授受しバ
ス使用の優先度があらかじめ定められているシステムＶ
Ｃおいて、共通バスに接続された一つのモジュールが共
通バスｑこアクセスする時、共通バスに使用要求を出し
共通バスが使用可能であることを判定する判定回路と、
判定回路が使用許可となった時共通バスへアクセスを行
ない承認あるいは非承認の応答が得られるまで判定回路
が使用許可をだすたびにアクセスをくり返すマスクアク
セス装置ｄと、マスクアクセス装置が共通バスへアクセ
スを行ない採苗応答を酪た時、あらかじめ定めらねた優
先度に逆比例する分の共通バスのサイクル数の間判定回
路が共通バスへ便用要求を出すことを禁屯するタイマ回
路とを含み構成されることを特徴する。The access device of the present invention is a system V in which data is exchanged on a common bus and the priority of bus use is determined in advance.
In C, when one module connected to the common bus accesses the common bus, a determination circuit issues a use request to the common bus and determines that the common bus is usable;
A mask access device d accesses the common bus when the determination circuit is permitted to use the device, and repeats the access each time the determination circuit issues permission to use the device until a response of approval or disapproval is obtained, and the mask access device accesses the common bus. A timer circuit that prohibits the determination circuit from issuing a service request to the common bus for a number of cycles of the common bus that is inversely proportional to a predetermined priority when accessing the service and receiving a seedling response. It is characterized by comprising:

次に本発明の実施例について図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例を示すアクセス装置のグロッ
ク図である。判定回路ｌは、モジュールから来るアクセ
ス要求１１と入力すると共通バス１０に便用要求１０１
を出す。使用制御人力１０２に使用可能入力を受けると
使用ｌ１ｆｆ制御出力１０３に實用不能出力？出し池の
優先度の低いモジュールの共通バス１０の使用を禁止し
、開用許可１０４を出す。FIG. 1 is a block diagram of an access device showing one embodiment of the present invention. When the judgment circuit 1 inputs the access request 11 coming from the module, it sends the convenience request 101 to the common bus 10.
issue. When the usage control human power 102 receives a usable input, the usage l1ff control output 103 outputs an unusable output? The use of the common bus 10 by modules with low priority is prohibited, and an opening permission 104 is issued.

マスクアクセス装置２は、受用許可１０４を入力すると
、マスクアクセス１Ｏ５ｔｌ−出し同時にアドレス・デ
ータ線１０９に所定の情報を出力する。共通バス１０よ
り承Ｂ　１０６あるいは、非承認１０７あるいは保留１
０８の応答が得られるとマスクアクセス１０５とアドレ
ス・データ線１０９への出力を解除し、一つのバスサイ
クル全専有する。もし保留１０８の応答全階だ場合には
、承認１０６あるいは非承認１０７の応答が得られるま
で使用許可１０４を人力するたびにマスクアクセスをく
り回丁。タイマ回路３は、マスクアクセス装置がマスク
アクセス１０５を出し保留４０８の応答金得るとタイマ
が活性状態となり、アクセス禁止１１０ｉ判定回路ＩＫ
出す。タイマ回路３．よ、モジー−ルにあらかじめ定め
られた優先度に逆比例する分のバスサイクルの間活性状
態となり、判定回路１は使用要求１０１を出さず、使用
制御人力１０２の信号をそのまま便用制御出力１０３に
返すｖＡで他の低い優先度のモジュールに共通バスｌＯ
の使用を可能とする。When the mask access device 2 receives the acceptance permission 104, it outputs predetermined information to the address/data line 109 at the same time as issuing the mask access 1O5tl-. Accepted from common bus 10 B 106 or rejected 107 or held 1
When a response of 08 is obtained, mask access 105 and output to address/data line 109 are canceled, and one bus cycle is occupied entirely. If all floors respond to the reservation 108, the mask access is repeated each time the use permission 104 is manually issued until a response of approval 106 or disapproval 107 is obtained. In the timer circuit 3, when the mask access device issues a mask access 105 and receives a response of pending 408, the timer becomes active, and the access prohibition 110i determination circuit IK
put out. Timer circuit 3. The module is in an active state for a number of bus cycles inversely proportional to the priority determined in advance, and the determination circuit 1 does not issue a usage request 101 and outputs the signal from the usage control human power 102 as it is to the convenience control output 103. returns to the common bus lO to other lower priority modules with vA
enable the use of

第２図は、不発明の詳細な説明するだめのタイミングチ
ャートであり、第２図（Ａ）　ｖよ従来の方式、第２図
（Ｂ）は本発明によるものである。説明のため、５− 共通バスに優先度が１．２．３の３つのモジュールＰＩ
、Ｐ２．Ｐ３が接続され、同時にバスの使用要求を行な
っている場合を示している。第２図（５）では、陵光度
の最も高いモジュールＰ１が斜線で示すとおり各バスサ
イクル全専有しでいる。優先度の低いモジュールＰ２　
、　Ｐ３は共通バス１０ｔいつまでもに用することがで
さす保留状態を解除するだめのバスアクセスができず、
５デツドｐ２り”状態となっている。FIG. 2 is a timing chart that does not require a detailed explanation of the invention. FIG. 2(A) v shows the conventional method, and FIG. 2(B) shows the method according to the present invention. For illustration, 5- three modules PI with priority 1.2.3 on a common bus.
, P2. A case is shown in which P3 is connected and simultaneously requests the use of the bus. In FIG. 2 (5), the module P1 with the highest light intensity occupies the entire bus cycle, as indicated by diagonal lines. Low priority module P2
, P3 cannot access the bus to release the hold state, which means that the common bus 10t has been used forever.
The state is ``5 det p2 ri''.

第２図（Ｂ）は本発明によるものでモジュールＰ１が一
度保留応８をタイミング１で得るとすると、この例では
優先度が３まであるので優先度に逆比例する時間すなわ
ち３サイクル分（タイミング４）までバスの１更用命付
なわない。この間にモジュールＰ２はタイミング２で、
まだモジュールＰ３はタイミング３で斜線で示すとおり
バスを使用することかり能となり、第２図体）で示す様
な”デッド１１７、り°′は発生しない。第３図は第１
図に示す判定回路１の慴成例を示すだめのプロ、り図で
ある。FIG. 2(B) is based on the present invention. Assuming that module P1 once obtains the reserved response 8 at timing 1, in this example, the priority is up to 3, so the time that is inversely proportional to the priority, that is, 3 cycles (timing Until 4), the first replacement of the bus will not be ordered. During this time, module P2 is at timing 2,
The module P3 is still functioning as it uses the bus as indicated by the diagonal line at timing 3, and the "dead 117" as shown in figure 2 does not occur.
2 is a schematic diagram showing an example of the implementation of the determination circuit 1 shown in the figure. FIG.

要求回路３１は、七ジュール、ン）らのアクセス要求　
６− １１を入力し、さらにアクセス禁止入力として受は使用
要求ｌｏｔを出す。ゲート回路３２は、使用ルｌ　ｄ１
人力１０２蛍入力し、ざらｌ・ζ使用要求１０１を禁１
１−人力として受は便用制御出力１０３に出す。ゲート
回ｌｌ８３２は、要求回路３１が使用要求１０１を出し
ていない吋は使用制御入力１０２の状態をそのまま使用
制御出力１０３に伝える。もし使用要求１０１が出され
るとゲート回路３２は禁止される。インバート回路３３
は、使用ｔｉｌ制御出力１０３を反転し使用許ａＪ’１
０４全出す。The request circuit 31 receives access requests from seven Joules, etc.
6-11 is input, and Uke issues a use request lot as an access prohibition input. The gate circuit 32 is used as
Human power 102 firefly input, Zara l / ζ use request 101 prohibited 1
1-The receiver outputs to the convenience control output 103 as a human power. The gate circuit 11832 transmits the state of the usage control input 102 as it is to the usage control output 103 when the request circuit 31 does not issue the usage request 101. If use request 101 is issued, gate circuit 32 is prohibited. Invert circuit 33
, inverts the use til control output 103 and obtains the use permission aJ'1
04 All out.

第４図は第１図にボナマスタアクセス装置２の構成例を
示すブロック図である。順序回路４１は使用＋ＦＦ町１
０４ｔ−人力するとマスクアクセス１０５を出し同時に
イネ−グル信号４０１を出す。バス交換回路４２（よ、
イネ−グル信号４０１を入力すると共通バス１０９のア
ドレス・データ線１０９に情報を出力する。承認１０６
あるいＶまに非水ｇ　１０７あるいは保留１０８の応答
ｒ受けるとマスクアクセス１０５とイネ−グル信号４０
１を解除する。もし保ｔｉ１１０８の応答を受け、次に
使用許可１０４がくるとマスタア第５図は第１図に示す
タイマ回路３の構成例を示すグロ、り図で、６る。アン
ド回路５１は、マスクアクセス１０５と保４１０８の応
答全人力しアンドをとりトリガ５０１ｉ出す。モノステ
ー　プルマルチ５２は、トリガ５０１ｆｔ入力すると活
性状態となりアクセス禁止１１０を出す。活性状態は、
あらかじめ定められた優先度に逆比例する分のバスサイ
クルの間持続する。FIG. 4 is a block diagram showing an example of the configuration of the bonus master access device 2 shown in FIG. 1. Sequential circuit 41 is used + FF town 1
04t-When manually operated, the mask access 105 is output and the enable signal 401 is output at the same time. Bus exchange circuit 42 (Yo,
When the enable signal 401 is input, information is output to the address/data line 109 of the common bus 109. Approval 106
Alternatively, if a response r of non-water g 107 or hold 108 is received, mask access 105 and enable signal 40 are received.
Cancel 1. If a response from the timer circuit 1108 is received and then a permission to use 104 is received, the master is activated. FIG. 5 is a diagram showing an example of the configuration of the timer circuit 3 shown in FIG. 1. The AND circuit 51 responds to the mask access 105 and the hold 4108, performs an AND, and issues a trigger 501i. When the trigger 501ft is input, the mono staple multi 52 becomes active and issues access prohibition 110. The active state is
It lasts for a number of bus cycles inversely proportional to the predetermined priority.

本発明によれば、共通バスでデータを授受し、共通バス
の使用の優先度があらかじめ定められているシステムに
υいて、共通バスに接続された一つのモジー−ルが共通
バスに７クセスする時、共通バスに使用要求を出し共通
バスが使用可能であることを判定する判定回路と、判定
回路が使用許可となった時共通バスへアクセスを行ない
、承認あるいは非承認の応答ｒ得るまで判定回路が使用
許可ｔだすたびにアクセスをくり回すマスクアクセス装
置と、マスクアクセス装Ｍが共通バスにアクセスを行な
い、保留応答を得るとあらかじめ疋められた優先度に逆
比例する分のバスサイクルの間共通バスへ使用要求と出
すことを禁止するタイマ回路とを仔し、優先度の高いモ
ジー−ルが保留以外の応答を得るまでバスを占有せず、
優先度の低いモジー−ルもバス使用が可能であり、゛デ
ッドＩ：Ｉ、り”の無いアクセス装置が得られるという
効果が生じる。According to the present invention, one module connected to the common bus accesses the common bus seven times in accordance with a system in which data is exchanged on the common bus and the priority of using the common bus is determined in advance. At the time, the judgment circuit makes a request to use the common bus and judges whether the common bus can be used, and when the judgment circuit is allowed to use the common bus, it accesses the common bus and judges until it receives a response r of approval or disapproval. A mask access device repeats the access each time the circuit issues permission for use, and a mask access device M accesses the common bus, and when a pending response is obtained, the bus cycle is inversely proportional to the priority assigned in advance. The module has a timer circuit that prohibits requests to be issued to the common bus, and does not occupy the bus until a module with a higher priority receives a response other than suspension.
Modules with low priority can also use the bus, resulting in the effect that an access device without dead I:I is obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

明するタイミングチャート、第３図から第５図は、第１
図における判定回路、マスクアクセス装置、タイマ回路
のそれぞれの構成例を示すプｌ１ｆｆツク図でめる。 ｌ・・・判定回路、２・・マスクアクセスＡ＆、３・・
・タイマ回路、１０・・共通バス、３１・・・要求回路
、３２・・・ゲート回路、３３・・インバート回路、４
１・・・順序回路、４２・・・バス交換回路、５１・・
・アンド回路、５２・・・モノステーグルマルチ。 、−“臥”訃内原　晋゛ 帛　１図 ）Ｏ 亭乙図 （Ａ） （、Ｂ） ノＯｔ　　　　　　　ｙＯＺ　　　　　　　１０３Ｎ５
　図 ５２　　　　　９１The timing charts shown in Figures 3 to 5 are
A schematic diagram showing a configuration example of each of the determination circuit, mask access device, and timer circuit in the figure is shown. l... Judgment circuit, 2... Mask access A&, 3...
- Timer circuit, 10... Common bus, 31... Request circuit, 32... Gate circuit, 33... Invert circuit, 4
1... Sequential circuit, 42... Bus exchange circuit, 51...
-AND circuit, 52...mono staple multi. , -“臥” 臃内hara Shin゛帛 1)
Figure 52 91

Claims (1)

【特許請求の範囲】 共通バスでデータを授受し前記共通バスの使用の優先度
があらかじめ定められているシステムにおいて、前記共
通バスに接続された一つのモジュールが前記共通バスに
アクセスする時、前記共通バスに使用要求を出し前記共
通バスが使用可能であることを判定する判定回路と、前
記判定回路が使用許可となった時前記共通バスへアクセ
スを行ない承認あるいは非承認の応答が得られるまで前
記判定回路が使用許可をだすたびにアクセスをくりかえ
すマスクアクセス装置と、前記マスクアクセス装置が前
記共通バスへアクセスを行ない保留の応答余得た時前記
あらかじめ定められた優先度に逆比例する分の前記共通
バスのサイク／１．−数の間前記判定回路が前記共通バ
スへ使用要求を出すことを禁止するタイマ回路と、を存
することを特宗１　− とするアクセス装置。[Scope of Claims] In a system in which data is exchanged over a common bus and the priority of use of the common bus is determined in advance, when one module connected to the common bus accesses the common bus, the A determination circuit that issues a usage request to a common bus and determines that the common bus can be used; and when the determination circuit is permitted to use the common bus, accesses the common bus until a response of approval or disapproval is obtained. a mask access device that repeats access each time the determination circuit issues usage permission; and a mask access device that accesses the common bus and, when there is a surplus of pending responses, accesses that are inversely proportional to the predetermined priority. Cycle of the common bus/1. - a timer circuit for prohibiting the determination circuit from issuing a use request to the common bus for a certain period of time;