JPS586330B2 - Schmitt Trigger Cairo - Google Patents

Description

【発明の詳細な説明】 本発明はシュミットトリガ回路の改良に関する。[Detailed description of the invention] The present invention relates to improvements in Schmitt trigger circuits.

まず従来の代表的なシュミットトリガ回路を示す第１図
を参照しながらシュミットトリガ回路の問題点を説明す
る。First, problems with the Schmitt trigger circuit will be explained with reference to FIG. 1, which shows a typical conventional Schmitt trigger circuit.

シュミット回路は第１図に示すように２個のトランジス
タ１および７から構成される差動増幅器、またはカレン
トスイッチ、に抵抗４（ＲＢ１）を用いて正帰還ループ
を形成したものと考えることができる。As shown in Figure 1, the Schmitt circuit can be thought of as a differential amplifier consisting of two transistors 1 and 7, or a current switch, and a positive feedback loop formed using a resistor 4 (RB1). .

入力電圧、トランジスタ１のベース電位が上昇しトラン
ジスタ７のベース電位を越えるとトランジスタ１にコレ
クタ電流が流れ始めトランジスタ１のコレクタ電圧は低
下する。When the input voltage and the base potential of transistor 1 rise and exceed the base potential of transistor 7, collector current begins to flow through transistor 1 and the collector voltage of transistor 1 decreases.

このコレクタ電圧の変化は帰還抵抗４を通してトランジ
スタ７のベース電位を低下させる。This change in collector voltage lowers the base potential of transistor 7 through feedback resistor 4.

その結果トランジスタ７のコレクタ電流は減少し差動増
幅器を構成するもう一方のトランジスタ１のコレクタ電
流をさらに増加させる。As a result, the collector current of transistor 7 decreases, further increasing the collector current of the other transistor 1 constituting the differential amplifier.

すなわちこの正帰還作用により急速にトランジスタ１の
ベース電位がトランジスタ７のベース電位より高くなり
トランジスタ１と７のオンオフ状態は瞬時に反転するの
である。That is, due to this positive feedback effect, the base potential of transistor 1 rapidly becomes higher than the base potential of transistor 7, and the on/off states of transistors 1 and 7 are instantly reversed.

また上述した場合と逆の場合、すなわち入力波形が下降
した場合にも同様に正帰還により当初の状態に再反転す
る。Also, in the opposite case to the above case, that is, when the input waveform falls, the positive feedback is similarly used to revert to the original state.

これ等の場合のしきい値をそれぞれＶＵＴＰ（ Ｕｐｐ
ｅｒ ＴｒｉｐＰｏｉｎｔ）およびＶＬＴＰ（ Ｌｏｗ
ｅ ｒ Ｔｒｉｐ Ｐｏｉｎｔ ）とすれば各トランジ
スタのｈＦＥが１よりも充分大きい場合それぞれ次式で
与えられる。The threshold value in these cases is determined by VUTP (Upp
er TripPoint) and VLTP (Low
If hFE of each transistor is sufficiently larger than 1, it is given by the following equation.

ただし ａ＝ＲＢｔ／ＲＢ２ ｂ＝Ｒｃ／ＲＢ２ ｃ＝ＲＯ／ＲＥＩ ＲＢ１：抵抗４の値、ＲＢ２：抵抗５の値、Ｒｃ：抵抗
２の値、ＲＢ１：抵抗３の値、Ｖｃｃ：電源電圧 またヒステリシスの幅（ＶＵＴＰ−ＶＬＴＰ）１ は次
式で与えられる。However, a=RBt/RB2 b=Rc/RB2 c=RO/REI RB1: Value of resistor 4, RB2: Value of resistor 5, Rc: Value of resistor 2, RB1: Value of resistor 3, Vcc: Power supply voltage or hysteresis The width (VUTP-VLTP)1 is given by the following equation.

上記ヒステリシス幅をなくするためには回路のループ利
得を１、すなわち上記各式においてＣ＝０にすれば良い
が、それでは正帰還が全くない状態に対応するものであ
り出力波形の立上り、立下りが全く改善されないことに
なる。In order to eliminate the above hysteresis width, the loop gain of the circuit can be set to 1, that is, C = 0 in each of the above equations, but this corresponds to a state where there is no positive feedback at all, and the rise and fall of the output waveform will not be improved at all.

そこで従来はトランジスタ１と７のエミツタ間に可変抵
抗６を挿入し許容されるヒステリシス輻に達するまでル
ープ利得を調節するという方法が採用されて来たしかし
ながら可変抵抗の使用は回路の集積化になじまず、また
個別的な調整を行なうことは容易なことではない。Conventionally, therefore, a method was adopted in which a variable resistor 6 was inserted between the emitters of transistors 1 and 7, and the loop gain was adjusted until the allowable hysteresis level was reached.However, the use of variable resistors has become more common with circuit integration. Furthermore, it is not easy to make individual adjustments.

本発明は上記の問題を解決するためになされたものであ
って、本発明の目的とするところは、ヒステリシス幅が
狭くかつオリ得の低下をまねくことなく波形の立上り、
立下りの特性も秀れかつまた集積化に好適なシュミット
トリガ回路を提供することを目的とするものである。The present invention has been made to solve the above problems, and an object of the present invention is to reduce the rise of the waveform with a narrow hysteresis width and without deteriorating the original gain.
The object of the present invention is to provide a Schmitt trigger circuit which has excellent falling characteristics and is suitable for integration.

上記目的を達成するために本発明によるシュミットトリ
ガ回路は、エミツタが共通に接続されている第１および
第２のトランジスタと、第１トランジスタのコレクタ出
力を第２のトランジスタのベースに印加する正帰還回路
を含むシュミットトリガ回略ｌこおいて、第３のトラン
ジスタのコレクタを第１のトランジスタのコレクタに、
エミツタを第１のトランジスタのベースに、さらりこエ
ミツタを抵抗を介して基準電位に接続し第３のトランジ
スタのベースを入力端子として構成し回路定数に一定の
条件を与えてある。To achieve the above object, the Schmitt trigger circuit according to the present invention includes first and second transistors whose emitters are commonly connected, and a positive feedback circuit that applies the collector output of the first transistor to the base of the second transistor. A Schmitt trigger circuit including a circuit where the collector of the third transistor is connected to the collector of the first transistor,
The emitter is connected to the base of the first transistor, the flat emitter is connected to a reference potential via a resistor, and the base of the third transistor is configured as an input terminal, thereby giving certain conditions to the circuit constants.

上記構成によれば前述の目的は完全に達成される。According to the above configuration, the above-mentioned object is completely achieved.

以下本発明による実施例を示す回路および、回路の動作
特性を示す線図を参照しながらさらに詳しく説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A more detailed explanation will be given below with reference to a circuit showing an embodiment of the present invention and a diagram showing operating characteristics of the circuit.

第２図は第１の実施例回路を示す図である。FIG. 2 is a diagram showing the circuit of the first embodiment.

この回略は第１図に示した従来回略における可変抵抗素
子をなくして、入力トランジスタ１（第１図）に対応す
るトランジスタ１３の前段にエミツタ接地の増幅器を構
成するトランジスタ８を設けてある。In this circuit, the variable resistance element in the conventional circuit shown in FIG. 1 is eliminated, and a transistor 8 constituting a common-emitter amplifier is provided in front of the transistor 13 corresponding to the input transistor 1 (FIG. 1). .

この回路でトランジスタ８の入力電圧が上昇して行くと
、トランジスタ１３と１５のベース電位が等しくなるま
でトランジスタ８のコレクタ電流は増加し続け、トラン
ジスタ１３が反転以前の状態、すなわちオフ状態でトラ
ンジスタ８のコレクタ電圧はすでにかなり低下している
ことになる。In this circuit, as the input voltage of transistor 8 increases, the collector current of transistor 8 continues to increase until the base potentials of transistors 13 and 15 become equal. This means that the collector voltage has already dropped considerably.

このコレクタ電圧の低下の程度は抵抗９と１２で定まり
、この変化は帰還抵抗１０を通してトランジスタ１５の
ベース電位を、トランジスタ１３と１５のベース電位が
等しくなるまで低下させ続け、ベース電位が等しくなる
と従来回路と同様正帰還作用が支配的となりトランジス
タ１３，１５はそれぞれオン、オフへと瞬時的に切り替
る。The extent of this decrease in collector voltage is determined by resistors 9 and 12, and this change continues to decrease the base potential of transistor 15 through feedback resistor 10 until the base potentials of transistors 13 and 15 become equal. As in the circuit, the positive feedback effect is dominant, and the transistors 13 and 15 are instantaneously switched on and off, respectively.

トランジスタ８の入力電圧が下降して行く場合は、前述
の場合とは逆にトランジスタ８のコレクタ電流の減少に
よってトランジスタ１５のベース電圧の上昇が助長され
続け、しきい値に達すると急激に再反転する。When the input voltage of transistor 8 decreases, contrary to the case described above, the base voltage of transistor 15 continues to increase due to the decrease in the collector current of transistor 8, and when it reaches the threshold value, it rapidly reverts. do.

これ等のしきい値を前回同様ＶＵＴＰ，ＶＬＴＰおよび
（ＶＵＴＰ一ＶＬＴＰ）２はそれぞれ次式で与えられる
。As in the previous case, these threshold values VUTP, VLTP and (VUTP-VLTP)2 are given by the following equations.

ただし ａ＝ＲＢｔ／ＲＢ２ ｂ＝Ｒｃ／Ｒｎ２ ｃ＝Ｒｃ／Ｒ
ｐｘｄ＝ＲＣ／ＲＥｓ ＲＢ１：抵抗１０の値、ＲＢ２：抵抗１１の値、Ｒｃ：
抵抗１２の値、ＲＥ１：抵抗１４の値、ＲＥ３：抵抗９
の値、 また各トランジスタのｈＦＥは１より十分大きく、臨界
点におけるトランジスタ８，１３のＶＢＥは等しいと考
える。However, a=RBt/RB2 b=Rc/Rn2 c=Rc/R
pxd=RC/REs RB1: Value of resistor 10, RB2: Value of resistor 11, Rc:
Value of resistor 12, RE1: Value of resistor 14, RE3: Resistor 9
The value of hFE of each transistor is sufficiently larger than 1, and the VBE of transistors 8 and 13 at the critical point are considered to be equal.

従来回略におけるヒステリシスを示す■式と上記■式を
■式のｄ、すなわちＲｃ／Ｒｇｓに着目して比較する。The equation (2) showing hysteresis in the conventional circuit will be compared with the equation (2) above, focusing on d in the equation (2), that is, Rc/Rgs.

ｄが１＋ａ＋ｂに対して無視できない値、すなわちｄ＞
（１＋ａ＋ｂ）／２を満足するときの各ヒステリシス幅
の比は次式で与えられる。d is a non-negligible value for 1+a+b, i.e. d>
The ratio of each hysteresis width when satisfying (1+a+b)/2 is given by the following equation.

（ Ｖ ＵＴＰ−ＶＬＴＰ ） ２／（ Ｖ ＵＴＰ−
ＶＬＴＰ）＜２／３…■上式の等号は２ｄ＝（ １＋ａ
＋ｂ ）でかつｃ＜＜ｄ，Ｖｃｃ＞＞ＶＢＥのときに成
立する。(V UTP-VLTP) 2/(V UTP-
VLTP)<2/3…■The equality sign in the above equation is 2d=( 1+a
+b) and c<<d, Vcc>>VBE.

■式より第１の実施例とし示した回路のヒステリシス幅
は２／３以下と著るしく狭くなっていることが理解でき
る。It can be seen from equation (2) that the hysteresis width of the circuit shown as the first embodiment is significantly narrower to 2/3 or less.

このように、トランジスター３の前段にトランジスタ８
、抵抗９を設けることで、集積回路化に適すると共に利
得の低下による波形の立上り、立下り特性の劣化を生じ
させないで、ヒステリシス幅を狭くできる。In this way, transistor 8 is placed before transistor 3.
By providing the resistor 9, the hysteresis width can be narrowed without causing deterioration of waveform rise and fall characteristics due to decrease in gain, while being suitable for integrated circuit implementation.

すなわち、第１図のようにヒステリシス幅を小さくする
ためにトランジスタ７のエミツタに可変抵抗６を接続す
るのは集積回略化に不適であり、また、可変抵抗にせよ
固定抵抗にせよトランジスタ７のエミツタに抵抗を接続
した場合にはトランジスタの利得がエミツタ抵抗とコレ
クタ抵抗とで決定されるために利得が低下し、急峻な立
上り、立下り特性が得られなくなってしまう。That is, connecting the variable resistor 6 to the emitter of the transistor 7 in order to reduce the hysteresis width as shown in FIG. When a resistor is connected to the emitter, the gain of the transistor is determined by the emitter resistance and the collector resistance, so the gain decreases and steep rise and fall characteristics cannot be obtained.

さらに、第２図に示した本発明の一実施例によれば、入
力端子からみたインピーダンスがトランジスタ８の挿入
により増大され信号源への影響をより小さくできる。Furthermore, according to the embodiment of the present invention shown in FIG. 2, the impedance seen from the input terminal is increased by inserting the transistor 8, so that the influence on the signal source can be further reduced.

第３図は上記実施例におけるトランジスタ８のベース電
圧とトランジスタ１５のコレクタ電流との関係を示した
図である。FIG. 3 is a diagram showing the relationship between the base voltage of transistor 8 and the collector current of transistor 15 in the above embodiment.

トランジスタ８の動作領域でトランジスタ１５のコレク
タ電流がトランジスタ８のベース電圧の変化に対して直
線的に変化する領域が生じている。In the operating region of the transistor 8, there is a region where the collector current of the transistor 15 changes linearly with respect to changes in the base voltage of the transistor 8.

このような特性は例えば波形成形に応用するような場合
には出力矩形波の一部が歪むという不都合を生じる。For example, when this characteristic is applied to waveform shaping, a part of the output rectangular wave is distorted.

第４図は上記不都合を改善した第２の実施例を示す図で
ある。FIG. 4 is a diagram showing a second embodiment in which the above-mentioned disadvantages are improved.

この実施例ではトランジスタ１５に負荷抵抗１６を接続
し、抵抗１６の両端にトランジスタ１５と異なる導電形
式のトランジスタ１７のペースエミツタを接続しトラン
ジスタ１７のコレクタと基準電位間に接続された負荷抵
抗１８の両端から出力を取り出すようにしてある。In this embodiment, a load resistor 16 is connected to a transistor 15, a pace emitter of a transistor 17 of a conductivity type different from that of the transistor 15 is connected to both ends of the resistor 16, and a load resistor 18 is connected between the collector of the transistor 17 and a reference potential. I am trying to extract the output from .

トランジスタ１７を、トランジスタ８の動作領域でトラ
ンジスタ１５のコレクタ電流が変化し抵抗１６の端子電
圧が若干変化しても飽和の状態にあるように動作条件を
設定しておけば、トランジスタ１７はｖＬＴＰ，■ＵＴ
Ｐに対してのみ動作することになり前述した歪は生じな
い。If the operating conditions are set so that the transistor 17 remains saturated even if the collector current of the transistor 15 changes in the operating region of the transistor 8 and the terminal voltage of the resistor 16 changes slightly, the transistor 17 will maintain vLTP, ■UT
Since it operates only for P, the above-mentioned distortion does not occur.

以上の説明から明らかなように、本発明による回略では
、従来のシュミット回路の入力トランジスタのコレクタ
負荷抵抗とコレクタ負荷を共通にする第３のトランジス
タの働きにより、しきい値ＵＴＰ，およびＬＴＰが互い
に近接する方向に臨界点の動作レベルが変化させられ第
３のトランジスタのベースから見たヒステリシスの幅は
減少する。As is clear from the above description, in the circuit according to the present invention, the threshold values UTP and LTP are increased by the function of the third transistor that shares the collector load resistance with the collector load resistance of the input transistor of the conventional Schmitt circuit. The operating levels of the critical points are changed in the direction closer to each other, and the width of the hysteresis seen from the base of the third transistor is reduced.

この減少は従来のように正帰還量を減少せしめることに
より得られるものではないから立上り、立下りの特性は
害されない。This reduction is not obtained by reducing the amount of positive feedback as in the conventional case, so the rising and falling characteristics are not impaired.

また第３のトランジスタの不飽和領域におけるインピー
ダンスは従来のそれと比較して高くすることができる。Further, the impedance in the unsaturated region of the third transistor can be made higher than that of the conventional one.

可変抵抗はもはや不要であり、前記各回略は容易に集積
可能となる。Variable resistors are no longer needed and the circuits described above can be easily integrated.

以上述べた実施例回路につき本発明の範囲内で種々の変
形を施すことができる。Various modifications can be made to the embodiment circuit described above within the scope of the present invention.

要するに本発明の範囲は特許請求の範囲記載のすべてに
およぶものである。In short, the scope of the present invention extends to all of the claims.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のシュミットトリガ回路、第２図および第
４図は、それぞれ本発明による第１および第２の実施例
回略を示す。 第３図は第１の実施例回路の特性を説明するための線図
である。 １，７，８，１３，１５，１７・・・トランジスタ、２
，３．４，５，９，１０，１１，１２，１４，１６，１
８・・・抵抗、６・・・可変抵抗。FIG. 1 shows a conventional Schmitt trigger circuit, and FIGS. 2 and 4 respectively show first and second embodiment circuits according to the present invention. FIG. 3 is a diagram for explaining the characteristics of the circuit of the first embodiment. 1, 7, 8, 13, 15, 17...transistor, 2
,3.4,5,9,10,11,12,14,16,1
8...Resistance, 6...Variable resistance.

Claims (1)

【特許請求の範囲】[Claims] １ エミツタが共通に接続されている第１および第２の
トランジスタと、第１のトランジスタのコレクタ出力を
第２のトランジスタのベースに印加する正帰還回路と、
コレクタを第１のトランジスタのコレクタに接続し、ベ
ースを入力端とし、エミッタを第１のトランジスタのベ
ースに接続するとともに抵抗を介して基準電位に接続し
た第３のトランジスタとを含むことを特徴とするシュミ
ットトリガ回路。1 first and second transistors whose emitters are commonly connected; a positive feedback circuit that applies the collector output of the first transistor to the base of the second transistor;
A third transistor having a collector connected to the collector of the first transistor, a base serving as an input terminal, and an emitter connected to the base of the first transistor and connected to a reference potential via a resistor. Schmitt trigger circuit.