JPS5862910A - Amplifying circuit - Google Patents

Abstract

PURPOSE:To simplify the circuit, by constituting a balanced transformerless amplifying circuit, through the addition of a current mirror circuit. CONSTITUTION:An output of a voltage amplifier 1 is inputted to the base of a pair of transistors (TR) Q1, Q2 of complementary construction in series connection between power supplies. Each emitter output of the Trs Q1, Q2 is connected to one end of a load 4. Complementary TRs Q3, Q4 each collector of which is connected to another end of the load 4 are connected in series between the power supplies. Further, current mirror circuits 5 and 6 as current generating means are provided and produce a current in response to each output current of the TRs Q1, Q2. The current of the circuit 5 becomes a driving current of the TRQ4 and the current of the circuit 6 becomes a driving current of the TRQ3. Thus, in selecting the mirror ratio of the current mirror circuits to 1, the current flowing to the TRs Q1, Q2 is transferred to the TRs Q3, Q4 as it is, resulting that a power amplifier with low power supply voltage and high output can be obtained.

Description

【発明の詳細な説明】 本発明は増幅回路に関し、特にＢＴＬ（バランスドトラ
ンスフォーマレス）増幅回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an amplifier circuit, and particularly to a BTL (balanced transformerless) amplifier circuit.

ＢＴＬ回路は、２組の３級プッシュプル回路を電源に並
列にかつ負荷に対し直列に接続し、互いに逆相入力信号
によって駆動するように構成したものであり、車載用機
器等において低電圧源で大容量出力を得ようとする方式
である。第１図はＢＴＬ回路の構成を示す図であり、入
力信号は。The BTL circuit is constructed by connecting two sets of third-class push-pull circuits in parallel to the power supply and in series to the load, and driving each other with opposite phase input signals. This method attempts to obtain large capacity output. FIG. 1 is a diagram showing the configuration of a BTL circuit, and the input signals are as follows.

全く同一構成で同一利得を有する電圧増幅器ｌ及び２へ
直接及び位相反転器３を介して夫々印加されている。画
壇幅器ｌの出力は、電源間に直列に接続された互いにコ
ンプリメンタリなＮＰＮ及びＰＮＰ）ランジスタＱ１及
びＱ２のベース入力となっており、互いのエミッタ出力
はエミッタ抵抗Ｒ１及びＲ２を介して負荷４の１端へ接
続されている。The voltage is applied directly and via a phase inverter 3 to voltage amplifiers 1 and 2 having exactly the same configuration and the same gain, respectively. The output of the width converter L is the base input of complementary NPN and PNP transistors Q1 and Q2 connected in series between the power supplies, and their emitter outputs are connected to the load 4 via emitter resistors R1 and R2. is connected to one end of the

一方の増幅器２の出力は、同じく電源間に直列接続され
た互いにコンプリメンタリなＮＰＮ及びＰＮＰ）ランジ
スタＱ３．Ｑ４のペース入力となり、両エミッタ出力は
エミッタ抵抗Ｒ３及びＲ４を介して負荷４の他端に接続
されている。こうすることに、より、トランジスタＱ１
がオンとなっているときにトランジスタＱ４がオンとな
って互いに等しい電流を負荷４へ夫々供給及び吸引する
ことになり、よって、トランジスタＱ１及びＱ４により
負荷４に一方向電流が流れる。The output of one amplifier 2 is connected to a mutually complementary NPN and PNP transistor Q3. This is the pace input of Q4, and both emitter outputs are connected to the other end of the load 4 via emitter resistors R3 and R4. By doing this, the transistor Q1
When the transistor Q4 is turned on, the transistor Q4 is turned on and supplies and draws equal currents to the load 4, respectively.Therefore, a unidirectional current flows through the load 4 through the transistors Q1 and Q4.

一方、トランジスタりがオンのときにはトランジスタ偽
がオンとなって同様に負荷４には他方向電流が流れる。On the other hand, when the transistor RI is on, the transistor FALSE is on, and a current in the other direction similarly flows through the load 4.

か＼る構成により、低電圧源を用いて高出力の増幅器が
得られるが、電圧増幅段が全く同一構成で２組必要とな
ること、また位相反転器も必寮となること等により回路
が複雑化することは避けられない。With this configuration, a high-output amplifier can be obtained using a low voltage source, but the circuit is complicated because it requires two sets of voltage amplification stages with exactly the same configuration, and a phase inverter is also required. Complications are inevitable.

ｉ′ 本発明の目的は回路構成を簡単化したＢＴＬ増幅回路を
提供することである。i' An object of the present invention is to provide a BTL amplifier circuit with a simplified circuit configuration.

以下に本発明を図面を用いて説明する。The present invention will be explained below using the drawings.

第２図は本発明の実施例の回路図であり、電圧増幅器１
の出力は、電源間に直列接続されたコンプリメンタリな
１対の第１及び第２のトランジスタＱ１及びＱＺのペー
ス入力−となっている。第１のＮＰＮ）ランジスタＱｌ
及び第２のＰＮＰ　）ランジスタＱ２の各エミッタ出力
が抵抗Ｒ１ｓ　Ｈｚを介して負荷４の一端に共通に印加
されていることは第１図の例と同様である。FIG. 2 is a circuit diagram of an embodiment of the present invention, in which the voltage amplifier 1
The output of is the pace input of a complementary pair of first and second transistors Q1 and QZ connected in series between power supplies. 1st NPN) transistor Ql
Similarly to the example of FIG. 1, the emitter outputs of the transistor Q2 are commonly applied to one end of the load 4 via the resistor R1s Hz.

また、電源間に直列接続され、互いのコレクタ出力が負
荷４の他端に接続された互いにコンプリメンクリな１対
の第３及び第４のＰＮＰ　）ランジスタＱ３及びＮＰＮ
トランジスタＱ４が設けられている。史に、トランジス
タＱｈ及びＱＺの各出力電流に応じた電流を発生すべく
、第１及び第２の電流発生手段としてカレントミラー回
路５及び６が設ケラれている。第１のカレントミラー回
路５は。In addition, a pair of third and fourth PNP transistors (Q3 and NPN) complementary to each other are connected in series between the power supplies, and each collector output is connected to the other end of the load 4.
A transistor Q4 is provided. Historically, current mirror circuits 5 and 6 have been installed as first and second current generating means to generate currents corresponding to the respective output currents of transistors Qh and QZ. The first current mirror circuit 5 is.

第１のトランジスタＱ１のコレクタと正電源十Ｂと′：
１１ の間に設けられた抵抗Ｒ５及びダイオードＤｉと、更に
はＰＮＰ　）ランジスタｑ及びそのエミッタ抵抗Ｒ６と
よりなっている。第２のカレントミラー回路６は、第２
のトランジスタＱ２のコレクタと負電源−Ｂとの間に設
けられた抵抗Ｒ７及びダイオードＤ２と、更にはＮＰＮ
）ランジスタＱ６及びそのエミッタ抵抗Ｒ８とからなっ
ている。The collector of the first transistor Q1 and the positive power supply B and':
11, a resistor R5 and a diode Di, and a PNP transistor q and its emitter resistor R6. The second current mirror circuit 6
The resistor R7 and diode D2 provided between the collector of the transistor Q2 and the negative power supply -B, and further the NPN
) consists of a transistor Q6 and its emitter resistor R8.

一方、第３のトランジスタＱ３と、抵抗Ｒ３ｓ　Ｒ９及
びダイオードＤ３とにより第３のカレントミラー回路が
形成されておυ、また第４のトランジスタＱ４と、抵抗
Ｒ４１Ｒ１０及びダイオードＤ４とにより第４のカレン
トミラー回路が形成されている。そして、第１のカレン
トミラー回路５のトランジスタＱ５のコレクタ出力が第
４のカレントミラー回路のダイオードＤ４へ供給されて
おり、よって第１のトランジスタＱ１の電流に応じた電
流が第４のカレントミラー回路へ転送され第４のトラン
ジスタＱ４の駆動電流となる。また、第２のカレントミ
ラー回路６のトランジスタＱ６のコレクタ出力が第３の
カレントミラー回路のダイオードＤ３へ供給されており
、よって第２のトランジスタＱ２の電流に応じた電流が
第３のカレントミラー回路へ転送され第３のトランジス
タＱ３の駆動電流となっている。On the other hand, a third current mirror circuit is formed by the third transistor Q3, the resistor R3s R9, and the diode D3, and a fourth current mirror circuit is formed by the fourth transistor Q4, the resistor R41R10, and the diode D4. A circuit is formed. The collector output of the transistor Q5 of the first current mirror circuit 5 is supplied to the diode D4 of the fourth current mirror circuit, so that a current corresponding to the current of the first transistor Q1 flows through the fourth current mirror circuit. The current is transferred to the fourth transistor Q4 and becomes the drive current for the fourth transistor Q4. Further, the collector output of the transistor Q6 of the second current mirror circuit 6 is supplied to the diode D3 of the third current mirror circuit, so that a current corresponding to the current of the second transistor Q2 is supplied to the third current mirror circuit. The current is transferred to the third transistor Q3 and serves as a drive current for the third transistor Q3.

従って、第１乃至第４のカレントミラー回路のミラー比
（電流転送比）をすべてｌに選定すれば。Therefore, if the mirror ratios (current transfer ratios) of the first to fourth current mirror circuits are all selected to be l.

トランジスタＱ１及びＱｚ　Ｋ夫々流れる電流がそのま
＼トランジスタ偽４及びＱｚへ夫々転送伝達されること
になる。その結果、第１図に示した従来のＢＴＬ回路と
同様の作用をなし低電源高出力のパワー、アンプが得ら
れる。The currents flowing through the transistors Q1 and QzK are directly transferred to the transistors 4 and Qz, respectively. As a result, it is possible to obtain a low power supply, high output power amplifier which has the same effect as the conventional BTL circuit shown in FIG. 1.

尚、第１及び第２のカレントミラー回路５及び６の各ミ
ラー比をＫ（Ｋ＜１）とし、一方第３及び第４のカレン
トミラー回路のミラー比をｌ／にとすれは、トランジス
タＱｓ−Ｑｓに流れる電流を小とすることができ好都合
である。Note that if the mirror ratios of the first and second current mirror circuits 5 and 6 are K (K<1), and the mirror ratios of the third and fourth current mirror circuits are l/, then the transistor Qs It is advantageous that the current flowing through -Qs can be made small.

また・　トランジスタＱｓ　、　Ｑ６による信号歪が生
ずる場合には、電源上Ｂをフローティング電源にて構成
しておき、負荷４の一端（トランジスタＱａｓＱ４の共
通出力端）をアース電位にクランプしておくことにより
、当該歪が負荷４へ現出するのを防止することができる
、 第３図は本発明の他の実施例の回路図であり、　　′第
２図と同等部分は同一符号により示されている。In addition, if signal distortion occurs due to transistors Qs and Q6, by configuring power source B as a floating power source and clamping one end of load 4 (common output end of transistors QasQ4) to ground potential. , it is possible to prevent the distortion from appearing in the load 4. Fig. 3 is a circuit diagram of another embodiment of the present invention, and parts equivalent to those in Fig. 2 are indicated by the same symbols. .

本例では、トランジスタＱｌ、　ＱＺに夫々並列に別の
トランジスタＱｌ　’＋　Ｑ２　’を設けるようにして
このトランジスタＱｌ　’Ｌ　Ｑ２　’にトランジスタ
Ｑ１．Ｑ２に流れる電流のｌ／Ｎ（Ｎは１より犬なる数
）の電流を流すようにし、これら小なる電流をカレント
ミラー回路５及び６へ夫々入力するようにしたものであ
る。こうすることによって、カレントミラー回路５及び
６の電流を小とすることができると共に、第２図におけ
るダイオードＤｂ　Ｄ２−抵抗Ｒｓ＋Ｒ７による電圧ロ
スをなくして回路のダイナミックレンジを拡大すること
が可能である。尚、第３及び第４のトランジスタＱａ、
　Ｑ４は複合ダーリントン接続構成とされ電流供給能力
を大きくしている０本例においても、電源±Ｂをフロー
ティングとして負荷の一端をアースすることにより、出
力信号歪を軽減することができる。In this example, another transistor Ql'+Q2' is provided in parallel with the transistors Ql and QZ, respectively, and the transistors Q1. A current equal to l/N (N is a number greater than 1) of the current flowing through Q2 is caused to flow, and these small currents are input to current mirror circuits 5 and 6, respectively. By doing this, the currents of the current mirror circuits 5 and 6 can be made small, and the dynamic range of the circuit can be expanded by eliminating the voltage loss caused by the diode Db D2 - resistor Rs + R7 in Fig. 2. . Note that the third and fourth transistors Qa,
Even in this example in which Q4 has a composite Darlington connection configuration to increase the current supply capacity, output signal distortion can be reduced by leaving the power supply ±B floating and grounding one end of the load.

斜上の如く１本発明によればカレントミラー回路の追加
のみでＢＴＬ回路が構成でき、回路の簡素化は著しいも
のとなる。As shown above, according to the present invention, a BTL circuit can be constructed only by adding a current mirror circuit, and the circuit can be significantly simplified.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のＢＴＬ回路の例を示す図、第２図及び第
３図は本発明の実施例の回路図である。 主要部分の符号の説明 ４・・・負荷 ５．６・・・カレントミラー回路 Ｑ１〜Ｑ４・・・第１乃至第４のトランジスタ出願人　
パイオニア株式会社 代理人　　弁理士　藤　村　元　彦 □ 一イ 底／　図 第、３１Ｚ ＼FIG. 1 is a diagram showing an example of a conventional BTL circuit, and FIGS. 2 and 3 are circuit diagrams of an embodiment of the present invention. Explanation of symbols of main parts 4...Load 5.6...Current mirror circuits Q1 to Q4...First to fourth transistors Applicant
Pioneer Co., Ltd. Representative Patent Attorney Motohiko Fujimura

Claims (2)

【特許請求の範囲】[Claims] （１）　　互いの出力が共通負荷の一端に接続されて電
°源間に直列接続されかつ入力信号によシ駆動される互
いにコンプリメンタリな１対の第１及び第２のトランジ
スタと、互いの出力が前記共通負荷の他端に接続されて
電源間に直列接続された互いにコンプリメンタリな１対
の第３及び第４のトランジスタと、前記第１及び第２の
トランジスタに夫々流れる電流に応じた電流を発生する
第１及び第２の電流発生手段とを有し、前記第１及び第
２の電流発生手段の各出力電流により前記第４及び第３
のトランジスタを夫々駆動するようにしたことを特徴と
する増幅回路。(1) A pair of complementary first and second transistors connected in series between power supplies with each output connected to one end of a common load and driven by an input signal, and each other's output is connected to the other end of the common load, and a pair of complementary third and fourth transistors connected in series between the power supplies, and a current corresponding to the current flowing through the first and second transistors, respectively. the fourth and third current generating means, each output current of the first and second current generating means
An amplifier circuit characterized in that the transistors are driven individually. （２）前記第１及び第２の電流発生手段は、前記第１及
び第２のトランジスタに夫々流れる電流と等しい電流を
出力するカレントミラー回路よりなることを特徴とする
特許請求の範囲第１項記載の増幅回路。(2) The first and second current generating means are comprised of current mirror circuits that output currents equal to the currents flowing through the first and second transistors, respectively. The amplifier circuit described.