JPH03218523A - データプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主にマイクロプロセッサ（ＭＰＵ）の如きデー
タプロセッサに係り、特に、３２ビットＲＩＳＣプロセ
ッサの２命令同時実行の処理方式に関する。

〔従来の技術〕

本発明に関係する公知例としては，　ｒＭＩＰＳ　ＲＩ
ＳＣＡＲＣＨＩＴＥＣＴＵＲＥＪ　：　１　９　８　８
　，　Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，　ｐｐＡ−３９お
よびＡ−５８、ｒ　１　９　８　９　　ＩＥＥＥ　Ｉｎ
ｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−Ｓｔａｔｅ　Ｃｉ
ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　ＤＩＧＥＳＴ　
ＯＦＴＥＣＩ｛ＮＩＣＡＬ　ＰＡＰＥＲＳＪ，ＰＰ５４
−５５および杉原英文「１００万トランジスタを集積し
科学技術計算、ビジュアノレ化をねらうマイクロプロセ
ッサ８０８６０Ｊ　日経エレクトロニクス　１　９　８
　９．４．３（ｎ　ｏ．４７０）ｐｐｌ９９−２０９，
を挙げることができる。

最近の高性能なプロセッサシステムでは、ＲＩＳＣ（Ｒ
ｅｄｕｃｅｄ　Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏ
ｍｐｕｔｅｒ）アーキテクチャを採用している。このＲ
ＩＳＣプロセッサでは、命令の長さは３２ビットに固定
されている。

従って、３２ビット長のイミディエイトデータ（即値）
を扱う場合、２つの命令に分解して実行する必要がある
。例えば以下のようになる。

ＬＵＩ　　ｒｔ，　　　　　＜ｕｐｐｅｒ　　１６　　
ｂｉｔｓ＞ＯＲＩ　　ｒｔ，　ｒｔ，　＜ｌｏｔｉｅｒ
　　１６　　ｂｉｔｓ＞ここで、第１の命令はロード・
アッパー・イミデイエイト（Ｌｏａｄ　Ｕｐｐｅｒ　Ｉ
ｍｍｅｄｉａｔｅ）命令で、命令中に示された１６ビッ
トのイミディエイトデータを左に１６ビット分シフトし
て、３２ビットのデータにしたものをｔ番目のレジスタ
ｒｔに格納する命令である。

第２の命令はオア・イミデイエイト（ＯｒＩｍｍｅｄｉ
ａｔｅ）命令であって、命令中に示された１６ビットの
イミディエイトデータの上位に１６ビット分の「０」を
拡張したものとｔ番目のレジスタｒｔの内容の論理和を
レジスタｒｔに格納する命令である。

上記２命令の実行の結果、レジスタｒｔに３２ビット長
のイミディエイトデータをセットすることができる。

このようなプロセッサの仕様について、米国ミップス社
の３２ビットマイクロプロセッサＲ２０００のアーキテ
クチャマニュアルに記載されている。

〔発明が解決しようとする課題〕

以上述べてきたように、従来のＲＩＳＣプロセッサでは
，３２ビットのイミディエイトデータを扱う場合、２つ
の命令に分け、実行には２サイクルを要していた。

一方、最近では，バスのデータ幅を６４ビット化して、
バスのバンド幅拡張による処理性能の向上を目指したプ
ロセッサが発表されている。例えば、１９８９年のＩＳ
ＳＣＣ（ＩＥＥＥ　ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌ
ｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅ
ｎｃｅ）ではインテル社らが６４ビットデータバスを持
つマイクロプロセッサを発表している。

しかし、上記のマイクロプロセッサにおいても、コード
効率等を考慮して、命令のフォーマットは３２ビットに
固定されている。したがって、６４ビット分の命令を１
度にフェッチできるにもかかわらず、３２ビット長のイ
ミディエイトデータは、従来通り、２つの命令に分割さ
れ、２サイクルを要して実行されている。

また、上記インテル社のマイクロプロセッサでは、６４
ビットバスを利用して１サイクルで２つの命令をフェッ
チし、それらの命令が整数演算命令と浮動小数点演算命
令の組合せならば，それらを同時に実行する処理方式を
とっている。これは、整数演算命令では整数の汎用レジ
スタを操作し、浮動小数点命令では浮動小数点レジスタ
を操作するので、これらの命令の間では命令間の依存関
係がないことを利用している。従って、上記の制御手法
は、整数演算命令を２つ同時に実行する処理方式には適
用できない。

従って、本発明の目的は、命令間の依存関係を考慮しつ
つ、２つの命令を同時に実行することの可能なデータプ
ロセッサを提供することにある。

〔課題を解決するための手段］ 本願において開示される発明のうち、代表的な実施例に
よるマイクロプロセッサの概要は下記の通りである。

すなわち、本発明の代表的な実施例によるマイクロプロ
セッサは、 （１）所定のビット幅（３２ビット）の命令長の第１及
び第２の命令をメモリからフェッチし、上記第１及び第
２の命令を並行に出力する命令フェッチユニット（６４
０）と、 （２）その入力に上記命令フェッチユニット（６４０）
から出力される上記第１の命令のオペレーションコード
が供給される第１の命令デコーダ（６４４）と， （３）その入力に上記命令フェッチユニット（６４０）
から出力される上記第２の命令のオペレーションコード
が供給される第２の命令デコーダ（６４５）と、 （４）少なくともレジスタファイル（６５０）、演算器
（６５１）およびシフタ（６５２）を含み、上記第１の
命令デコーダ（６４４）のデコード結果および上記第２
の命令デコーダ（６４５）のデコード結果の少なくとも
いずれかによって制御される命令実行ユニットと、 （５）上記命令フェッチユニット（６４０）から出力さ
れる上記第１の命令のデスティネーションフィールド（
１　１　２）の情報と上記命令フェッチユニット（６４
０）から出力される上記第２の命令の第１ソースフィー
ルド（１　２　３）の情報とを比較する第１の比較器（
１　３　２）と、（６）上記命令フェッチユニット（６
４０）から出力される上記第１の命令のデスティネーシ
ョンフィールド（Ｉ　１　２）の情報と上記命令フェッ
チユニット（６４０）から出力される上記第２の命令の
デスティネーションフィールド（１２２）の情報とを比
較する第２の比較器（１　３　１）を具備してなり， 上記レジスタファイル（６５０）は複数のレジスタ（Ｒ
Ｏ，Ｒｌ，Ｒ２，Ｒ３・・・Ｒ３１）からなり、上記第
１の比較器（１　３　２）の出力と上記第２の比較器（
１３１）の出力とによる制御条件に従って上記第１の命
令のイミディエイトデータ（１１４）に関係した上記シ
フタ（６５２）の上記出力を上記レジスタファイル（６
５０）をバイパスして上記演算器（６５１）の入力（６
５６）に供給するための信号伝達経路をさらに具備する
ものである（第１図（ａ）参照）。

〔作用〕

１サイクルでメモリ（６２０）から第１と第２の命令が
命令フェッチユニット（６４０）によってフェッチされ
、このフェッチされた第１と第２の命令は第１と第２の
デコーダ（６４４，６４５）によってデコードされる。

第１と第２のデコーダ（６４４，６４５）のデコート結
果に従って、命令実行ユニット（６　５　０　，６５１
，６５２）が制御される。

上記レジスタファイル（６５０）をバイパスしてこの信
号伝達経路を介して上記シフタ（６　５　２）の上記出
力を上記演算器（６５１）の上記入力（６５６）に供給
する条件は、命令フェッチユニット（６４０）から出力
される第１の命令が演算器（６５１）と本来は無関係に
該第１の命令のイミディエイトデータ（１１４）に関係
したシフタ（６　５　２）の出力を該第１の命令のデス
ティネーションフィールド（１１２）の情報によって指
定されるレジスタファイル（６５０）中の選択されたひ
とつのレジスタ（Ｒ３）に本来はセットする命令（ＬＵ
Ｉ命令）であり，また命令フェッチユニット（６４０）
から出力される第２の命令が上記シフタ（６５２）と本
来は無関係に該第２の命令の第１ソースフィールド（１
　２　３）の情報によって指定されるレジスタファイル
（６　５　０）中の選択されたひとつのレジスタ（Ｒ３
）の情報と該第２の命令の第２ソースフィールド（１２
４）に関係した情報とを演算器（６　５　１）で処理し
該処理結果を該第２の命令のデスティネーションフィー
ルド（１２２）の情報によって指定されるレジスタファ
イル（６５０）中の選択されたひとつのレジスタ（Ｒ３
）にセットする命令である場合、第１の比較器（１　３
　２）の両比較入力（１１２、１２３）が互いに一致す
ると言う条件である。

この条件では、第１の命令と第２の命令とは基本的に同
時実行されることができ、さらにレジスタ’７アイル（
６５０）をバイパスして第１の命令のイミディエイトデ
ータ（１１４）に関係したシフタ（６　５　２）の出力
が第２の命令の第１ソースフィールド（１　２　３）の
情報として高速に演算器（６５１）の入力（６５６）に
供給されることが可能となる。

このようなレジスタファイル（６５０）をバイパスする
と言う手法を採用しないとすれば、レジスタファイル（
６５０）を構成するレジスタ（ＲＯ，Ｒｌ，Ｒ２，Ｒ３
・・・Ｒ３１）の数が大きい場合に、シフタ（６５２）
の出力がレジスタファイル（６５０）を介して演算器（
６５１）の入力（６５６）に伝達される際の遅延時間は
大きなものとなってしまう。

かかる遅延時間の低減の点でも、本発明の代表的な実施
例は好適なものである。

第１の比較器（１３２）の両比較入力（１１２，１２３
）が互いに一致すると言う条件に加えて、また第２の比
較器（１３１）の両比較入力（１１２，１２２）が互い
に一致する条件（言い替えると，第１と第２の命令のデ
スティネーションフィールド（１１２，１２２）の両情
報さらには第２の命令の第１ソースフィールド（１　２
　３）の情報カ互いに一致する場合）では、本来の通り
先行する第１の命令（ＬＵＩ命令）によってシフタ（６
　５　２）のデータをＲ３レジスタにセットしたとして
も、Ｒ３レジスタにセットされたこのデータは後続の第
２の命令（ＯＲＩ命令）による演算器（６　５　１）の
処理結果データによって更新されてしまうので、先行す
る第１の命令（ＬＵＩ命令）によるシフタ（６　５　２
）のデータのＲ３レジスタへのセットは無意味となるば
かりか、データ更新に無駄な時間を消費することとなる
。

これに対して本発明の代表的な実施例によれば、第１の
比較器（１３２）の両比較入力（１　１　２　，　１２
３）が互いに一致すると言う条件に加えて、また第２の
比較器（１３１）の両比較入力（１１２，１２２）が互
いに一致する条件では、第１の命令であるＬＵＩ命令に
よるバレルシフタ６５２のシフト結果は，レジスタファ
イル６５０にセットされることなく，第２の命令である
ＯＲＩ命令を実行するための演算器６５１の一方の入力
（６５６）に直接かつ高速に供給される。一方、演算器
６５１の他方の入力（６５５）には第２の命令のイミデ
ィエイトデータ１２４の３２ビット拡張データが供給さ
れる。かくして、第１の命令であるＬＵＩ命令と第２の
命令であるＯＲＩ命令の２つの命令を１サイクルで高速
に実行することができる。

本発明のその他の目的と特徴は、以下の実施例の説明か
ら明らかとなろう。

〔実施例〕

以下、本発明の一実施例を図面に、沿って説明する。

データプロセッサの 第６図は本発明の一実施例であるデータプロセッサのブ
ロック図である。このデータプロセッサの基本構成は大
きく分類すると，プロセッサ部６１０，プログラムメモ
リ６２０、及び、データメモリ６３０から構成されてい
る。

プログラムメモリ６２０は、命令アドレスバス６２１及
び命令データバス６２２によって、プロセッサ６１０と
接続されている。

命令アドレスバス６２１は３２ビット幅で、４Ｇ（ギガ
）バイトまでアドレッシング可能である。

命令データバス６２２は６４ビット幅で、１回の転送で
２命令を同時にプログラムメモリ６２０からフエツチさ
れることができる。

データメモリ６３０は，オペランドアドレスバス６３１
及びオペランドデータバス６３２によって、プロセッサ
６１０と接続されている．オペランドアドレスバス６３
１は、３２ビット幅で４Ｇ（ギガ）バイトまでアドレッ
シング可能である。

オペランドデータバス６３２は、３２ビット幅で、１回
の転送で１ワードのデータがデータメモリ６３０から又
はデータメモリ６３０にフェッチ又はストアされること
ができる。

また、プログラムメモリ６２０およびデータメモリ６３
０は、それぞれ，命令キャッシュメモリとデータキャッ
シュメモリであり、メインメモリ（図示せず）の命令お
よびデータの一部のコピーを保持するものである。

プロセ・サの　　　゛ プロセッサ６１０は命令のアドレスを計算するプログラ
ムカウンタ６４３，プリフェッチした命令を保持するブ
リフェッチバッファ６４０，第１命令レジスタ６４１，
第２命令レジスタ６４２，第１命令デコーダ６４４，第
２命令デコーダ６４５，レジスタファイル６５０，演算
器６５１，バレルシフタ６５２，メモリアドレスレジス
タ（ＭＡＲ）６５３，メモリデータレジスタ（ＭＤＲ）
６５４から成る。

ブリフェッチュニ・ト ブリフェッチユニットであるブリフェッチバッファ６４
０は，６４ビット幅で、プログラムメモリ６２０から１
度にフエツチしてきた２命令を保持することができる。

ブリフェッチバッファ６４０の内容は，第１命令レジス
タ６４１、及び、第２命令レジスタ６４２に空きができ
た時点で、左側命令は第１命令レジスタ６４１へ、右側
の命令は第２命令レジスタ６４２へ転送される。

本実施例ではビッグエンディアンのアドレス付けを採用
しており、ブリフェッチバッファ６４０に保持された２
つの命令の内、左側の命令が先に実行され、その次に右
側の命令が実行される。

レジスタファイル レジスタファイル６５０は３２ビット幅のレジスタ、３
２本ＲＯ％Ｒｌ，Ｒ２，・・・，Ｒ３１から成り、３ボ
ートの読み出し及び３ボートの書き込みが同時に可能で
ある。

全皇失丘ユ三Ｌ旦 命令実行ユニットは，演算器６５１とバレルシフタ６５
２から構成されている。

演算器６５１は、それぞれ３２ビットのＡ側入力６５５
とＢ側入力６５６を持ち、２人力の算術論理演算を行な
うＡ　Ｌ　Ｕ　（Ａｒｉｔｈｍｅｔｉｃ　ａｎｄ　Ｌｏ
ｇｉｃＵｎｉｔ）により構成されており、バレルシフタ
６５２はＢ側入力をＡ側入力の桁だけシフトする機能を
有する。

ムのフォーマ・・ト 第２図は、本発明の一実施例である第１図のデータプロ
セッサのための命令のフォーマットを説明するための図
である。

第２図に示すように、１つの命令は３２ビットの固定長
であって、左端より６ビット，５ビット，５ビット，１
６ビットのフィールドに分割されている． 左端の６ビットのフィールド２１０は，命令の種類を示
すオペレーションコード（ＯＰコード）である． 次の５ビットのフィールド２２０は、命令の実行結果を
格納するレジスタを指定するデスティネーションフィー
ルドである。

さらに次の５ビットのフィールド２３０は，命令の入力
レジスタの一方を指定する第１ソースフィールドである
。

右端の１６ビットのフィールド２４０はもう一方の入力
を指定する第２ソースフィールドである．第２ソースフ
ィールド２４０は第２図（ａ）に示すように１６ビット
のイミディエイトデータとして用いられる場合と、第２
図（ｂ）に示すように，右端の５ビット２５０によって
レジスタを指定する場合がある。第２ソースフィールド
を上記のどちらの使い方にするかは、ＯＰコード２１０
の左端のビットで指定され、「０」のとき（ａ）．　　
ｒｌＪのとき（ｂ）のように使われる。（ａ）の形式の
命令をイミディエイト命令と呼び、（ｂ）の形式の命令
をレジスタ命令と呼ぶ。

なお，本実施例ではレジスタファイル６５０のレジスタ
の数は３２本であり、レジスタを指定する場合には上記
のように５ビットを必要とする。

第５図はＯＰコード２１０のビット割り当てを示したも
のである。

ＬＵＩ（ロード・アッパー・イミディエイト）命令５１
０は、第２ソースフィールド２４０の１６ビットのイミ
ディエイトデータの右側に１６ビット分の「０」を連結
し、３２ビットのイミディエイトにして、デスティネー
ションフィールド２２０に示されるレジスタに格納する
命令である。

ＡＤＤＩ（アンド・イミディエイト）命令５１２は、第
２ソースフィールド２４０の１６ビットのイミディエイ
トデータの左側に第２ソースフィールド２４０の最上位
ビットと同じ値を１６ビット分、連結して、３２ビット
のイミディエイトに符号拡張した後、第１ソースフィー
ルド２３０で示されるレジスタの内容と加算して、デス
ティネーションフィールド２２０に示されるレジスタに
格納する命令である。

ＳＵＢＩ（サブトラクト・イミディエイト）命令５１４
は、第２ソースフィールド２４０をＡＤＤＩ命令５１２
と同様に３２ビットのイミディエイトに符号拡張した後
、第１ソースフィールド２３０で示されるレジスタの内
容から減算して，デスティネーションフィールド２２０
に示されるレジスタに格納する命令である。

ＡＮＤＩ（アンド・イミディエイト）命令５１６は、第
２ソースフィールド２４０の１６ビットのイミディエイ
トデータの左側に１６ビット分の「０」を連結して，３
２ビットのイミディエイトに拡張した後、第１ソースフ
ィールド２３０で示されるレジスタの内容との間で各ビ
ットごとの論理積を求めて、その結果をデスティネーシ
ョンフィールド２２０に示されるレジスタに格納する命
令である。

ＯＲ４（オア・イミディエイト）命令５１８、及び、Ｅ
ＯＲＩ　（イクスクルーシブ・オア・イミディエイト）
命令５２０は、ＡＮＤＩ命令５１６と同様に、それぞれ
、論理和，排他的論理和を求める命令である。

ＳＬＬＩ　（シフト・レフト・ロジカル・イミディエイ
ト）命令５２２は、第１ソースフィールド２３０で示さ
れるレジスタの内容を第２ソースフィールド２４０の１
６ビットのイミディエイトデータの数だけ左にシフトし
て、その結果をデスティネーションフィールド２２０に
示されるレジスタに格納する命令である。このとき、右
端からシフトインされる値は「０」である。

ＳＲＬＩ（シフト・ライト・ロジカル・イミディエイト
）命令５２４は、ＳＬＬＩ命令５２２とは逆に右にシフ
トする命令である。このとき、左端からシフトインされ
る値はｒＱＪである。

ＳＲＡＩ（シフト・ライト・アリスメッテイック・イミ
ディエイト）命令５２６は、ＳＲＬＩ命令５２４と同様
に右にシフトする命令であるが、左端からシフトインさ
れる値は「Ｏ」ではなく，第１ソースフィールド２３０
で示されるレジスタの右端のビットと同じ値である。

ＬＤ（ロード）命令５３０は、第２ソースフィールド２
４０をＡＤＤＩ命令５１２と同様に３２ビットのイミデ
ィエイトに符号拡張した後、第１ソースフィールド２３
０で示されるレジスタの内容と加算した結果をアドレス
とし、そのアドレスで示されたデータメモリの内容をデ
スティネーションフィールド２２０に示されるレジスタ
に格納する命令である。

ＳＴ（ストア）命令５３２は、ＬＤ命令５３０と同様に
アドレスを求め、デスティネーションフィールド２２０
に示されるレジスタの内容を、そのアドレスで示された
データメモリに格納する命令である。

ＪＵＭＰ（ジャンプ）命令５３４は、無条件分岐命令で
．ＬＤ命令５３０と同様にアドレスを求め、そのアドレ
スへプログラムの流れを変える命令である。

Ｂｅｅ　（ブランチ）命令５３６は、条件付き分岐命令
で、条件が成立したとき，第２ソースフィールド２４０
の１６ビットのイミディエイトデータの左側に第２ソー
スフィールド２４０の最上位ビットと同じ値を１６ビッ
ト分、連結して、３２ビットのイミディエイトに符号拡
張した値と，現在の命令のアドレスを示すＰＣ（プログ
ラム　カウンタ）の値を加算したアドレスへ、プログラ
ムの流れを変える命令である。なお、このときの分岐条
件はデスティネーションフィールド２２０の５ビットに
よって指定される。

ＡＤＤ命令５５２からＳＲＡ命令５６６までは、それぞ
れＡＤＤＩ命令５１２からＳＲＡＩ命令５２６において
、第２ソースオペランドとしてレジスタの内容を用いる
命令である． ２　ム　　　　のためのアーキークチ 第１図は、本発明の一実施例の特徴である２つの命令同
時実行のための特徴的な構成と動作を第６図に追加して
示すものである． 第１図（ａ）は、本発明の一実施例の特徴であるＬＵＩ
命令（その命令実行のために演算器６５１を使用せず、
本来はバレルシフタ６５２によるシフト結果をレジスタ
ファイル６５０のひとつのレジスタにセットする命令）
と他の命令（その命令実行のためにバレルシフタ６５２
を使用せず、演算器６５１とレジスタファイル６５０の
ＬＵＩ命令の使用レジスタとを使用する命令）を同時に
実行するための構成の動作を示す図である。

ＬＵＩ命令が６４ビット命令データバス６２２の左側で
フェッチされ、ＯＲＩ命令が右側でフェッチされた場合
である。

従って、ＬＵＩ命令で、本来はイミディエイトデータ１
１４をバレルシフタ６５２で左シフトした後、レジスタ
ファイル６５０のＲ３レジスタにセットする。次のＯＲ
Ｉ命令で、本来は直前のしＵ工命令でＲ３レジスタにセ
ットされた左シフト後のイミディエイトデータ１１４と
３２ビットに拡張されたイミディエイトデータ１２４と
の論理和のデータをＲ３レジスタに再びセットするもの
である。

しかしながら、本来の通り先行するＬＵＩ命令によって
バレルシフタ６５２による左シフトデータをＲ３レジス
タにセットしたとしても、Ｒ３レジスタにセットされた
このデータは後続の○ＲＩ命令による論理和のデータに
よって更新されてしまうので、先行するＬＵＩ命令によ
る左シフトデータのＲ３レジスタへのセットは無意味と
なる．これに対して第１図（ａ）の本実施例によれば、
ＬＵＩ命令によるバレルシフタ６５２のシフト結果はレ
ジスタファイル６５０にセットされることなく、ＯＲＩ
命令を実行するための演算器６５１の一方の入力６５６
に供給される。演算器６５１の他方の入力６５５には３
２ビットに拡張されたイミディエイトデータ１２４が供
給される。かくして、第１図（ａ）の実施例によれば、
ＬＵＩ命令とＯＲＩ命令の２つの命令を１サイクルで実
行することができる。

なお、ここでＲ３レジスタにセットされた３２ビット長
のイミディエイトデータは、後の命令において、３２ビ
ット長の定数として、算術演算命令（ＡＤＤ，ＳＵＢ等
）や、論理演算命令（ＡＮＤ，ＯＲ，ＦＯＲ等）に利用
される。また、３２ビット長のアドレスとして、メモリ
操作命令（ＬＤ，ＳＴ）や分岐命令（Ｊｕｍｐ）に利用
されることもある。

以下、この２つの命令の同時実行について、詳細に説明
する。

６４ビット命令データバス６２２の左側でフェッチされ
たＬＵＩ命令は第１命令レジスタ６４１にセットされ，
同時に６４ビット命令データバス６２２の右側でフェッ
チされたＯＲＩ命令は第２命令レジスタ６４２にセット
される。

第１命令デコーダ６４４は第１命令レジスタ６４１のＯ
Ｐコードフィールド１１１を解読してＬＵＩ命令である
ことを検出すると、第２命令デコーダ６４５を有効にし
て、第２命令レジスタにセットされている命令を解読し
、ＬＵＩ命令の実行と同じサイクルで並列に実行を開始
する。

つまり、ＬＵＩ命令の動作として、第１命令レジスタ６
４１の第２ソースフィールド１１４の１６ビットイミデ
ィエイトの右側に「０」を１６ビット分連結して３２ビ
ット長に拡張したものをシフタ６５２で求める。尚、シ
フタ６５２は、第１命令レジスタ６４１の○Ｐコード１
１１を解読する第１デコーダ６４４によって制御される
。

なおこの時，比較器１３１によって第１命令レジスタ６
４１のデスティネーションフィールド１１２と第２命令
レジスタ６４２のデスティネーションフィールド１２２
を比較し、同一でない場合は、第１命令レジスタ６４１
のデスティネーションフィールド１１２で示されるＲ３
レジスタヘ、シフタ６５２の結果を格納する。第１図（
ａ）の場合は、同一であるので、シフタ６５２の結果の
Ｒ３レジスタへの格納は行なわない。

また同時に、ＯＲＩ命令の動作としては、第２ソースフ
ィールド１２４の１６ビットイミデイエイトを３２ビッ
ト長に拡張する。また、比較器１３２によって第１命令
レジスタ６４１のデスティネーシ目ンフィールド１１２
と第２命令レジスタ６４２の第１ソースフィールド１２
３を比較し、同一である（つまり、ＬＵＩ命令のデステ
イネーションレジスタとＯＲＩ命令のソースレジスタが
同一である）場合は、第１ソースフィールド１２３に従
ったＲ３レジスタからの読み出しを抑止し、代わりに、
シフタ６５２の結果を用いて３２ビットに拡張されたイ
ミディエイトデータ１２４との論理和演算を行う。これ
ら２つのデータの論理和を演算器６５１で求め，その結
果をデスティネーションフィールド１２２で示されるＲ
３レジスタへ格納する。なお、演算器６５１は、第２命
令レジスタ６４２のＯＰコード１２１を解読する第２デ
コーダ６４５によって制御される。また，第２ソースフ
ィールド１２４のイミディエイトの拡張も第２デコーダ
６４５によって制御される。

次に実行する命令は、ブリフェッチバッファ６４０に保
持されている命令であるので、この命令を第１命令レジ
スタ６４１及び第２命令レジスタ６４２へ転送して、以
下同様に実行する。

第１図（ｂ）は本発明の特徴であるＬＵＩ命令（その命
令実行のために演算器６５１を使用せず、本来はバレル
シフタ６５２によるシフト結果をレジスタファイル６５
０のひとつのレジスタにセットする命令）と他の命令（
その命令実行のためにバレルシフタ６５２を使用せず、
演算器６５１を使用しレジスタファイル６５０のＬ　Ｕ
’Ｉ命令によるセット・レジスタと異なるレジスタにセ
ットを実行する命令）を同時に実行する時のもう一つの
動作を示す図である。

ＡＤＤ命令が６４ビット命令データバス６２２の左側で
フェッチされ、ＬＵＩ命令が右側でフェッチされた場合
である。ＡＤＤ命令でＲ１レジスタの内容とＲ２レジス
タの内容を加算し、Ｒ３レジスタに格納し、ＬＵＩ命令
でイミディエイトデータをＲ４レジスタの上位ビットに
セットする．この場合、レジスタファイル６５０の使用
レジスタの間で使用に関する競合が生じることが無いの
で．ＡＤＤ命令とＬＵＩ命令の２つの命令を１サイクル
で実行することができる。

以下、第１図（ｂ）の動作について、詳細に説明する。

まず、６４ビット命令データバス６２２の左側でフェッ
チされたＡＤＤ命令は第１命令レジスタ６４１にセット
され、同時に６４ビット命令データバス６２２の右側で
フエッチされたＬＵＩ命令は第２命令レジスタ６４２に
セットされる。第２命令デコーダ６４５は第２命令レジ
スタ６４２のＯＰコードフィールド１５１を解読してＬ
ＵＩ命令であることを検出すると、第２命令デコーダ６
４５を有効にして、第１命令レジスタにセットされてい
る命令の実行と同じサイクルで並列にＬＵＩ命令の実行
を開始する。

まず、ＡＤＤ命令の動作として、第１命令レジスタ６４
１の第１ソースフィールド１４３に従って、Ｒｌレジス
タの内容を読み出し、また、第２ソースフィールド１４
４に従って、Ｒ２レジスタの内容を読み出す。これら２
つのデータの積を演算器６５１で求め、その結果をデス
ティネーションフィールド１４２で示されるＲ３レジス
タへ格納する。なお、演算器６５１は、第１命令レジス
タ６４１のｏＰコード１４１を解読する第１デコーダ６
４４によって制御される。なおこの時、比較器１３１に
よって第１命令レジスタ６４１のデスティネーションフ
ィールド１４２と第２命令レジスタ６４２のデスティネ
ーシ３ンフィールド１５２を比較し、同一である（つま
り、ＡＤＤ命令のデスティネーションレジスタとＬＵＩ
命令のデスティネーションレジスタが同一である）場合
は、上記ＡＤＤ命令の実行結果のＲ３レジスタへの格納
を抑止し、代わりに、ＬＵＩ命令の実行結果をレジスタ
Ｒ３へ格納する。

また同時に、ＬＵＩ命令の動作として，第２命令レジス
タ６４２の第２ソースフィールド１５４の１６ビットイ
ミディエイトの右側に「ｏ」を１６ビット分連結して３
２ビット長に拡張したものをシフタ６５２で求め、その
結果をデスティネーションフィールド１５２で示される
Ｒ４レジスタへ格納する。なお，シフタ６５２は、第２
命令レジスタ６４２のＯＰコード１５１を解読する第２
デコーダ６４５によって制御される。

次に実行する命令は、ブリフェッチバッファ６４０に保
持されている命令であるので、この命令を第１命令レジ
スタ６４１及び第２命令レジスタ６４２へ転送して、以
下同様に実行する。

レ　スロ・・ 分岐命令において、遅延分岐の手法が使われることがよ
くある。この手法では、分岐命令の次の１サイクルをデ
ィレイスロットと呼び、ＲＩＳＣプロセッサのためにコ
ンパイルされたプログラムの分岐命令の直後の命令をこ
のサイクルに実行する。この分岐命令の直後の命令の実
行の後、実際の分岐を行なう。

このＲＩＳＣプロセッサのためにコンパイルされたプロ
グラムの分岐命令の直後の命令は、ＣＩＳＣ（Ｃｏｍｐ
ｌｅｘ　Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐｕ
ｔｅｒ）プロセッサの如き通常のデータ・プロセッサの
ためにコンパイルされたプログラムの分岐命令の直前の
命令に対応している。

一方、上述の如く、ＲＩＳＣプロセッサにおいては、分
岐命令の直後の命令（ＣＩＳＣプロセッサの場合の分岐
命令の直前の命令）を先に実行し、しかる後、分岐命令
を実行する。

遅延分岐およびディレイスロットに関しては、Ｇｅｒｒ
ｙ　Ｋａｎｅ著によるｒＭＩＰＳ　ＲＩＳＣ　ＡＲＣＨ
ＩＴＥＣＨＴＵＲＥＪ第１−９頁乃至第１−１１頁（１
　９　８　８年）に詳しく記載されている。

すなわち、通常のプロセッサは命令フェッチ，命令デコ
ード、命令実行の多段のパイプラインによる命令の並列
処理を実行している。

このパイプライン並列処理のため、分岐命令による分岐
先アドレス計算を行っている間に、命令フェッチユニッ
トは分岐命令に続く命令を続々とフェッチする処理を続
行する。

従来のＣＩＳＣプロセッサでは、分岐を実行する時には
、先行的にフェッチした分岐命令に続く命令を無効化し
て、分岐先命令を新たにフエツチし，命令デコード、命
令実行するものである。従って、ｃｒｓｃプロセッサで
は、その実行に２サイクルを必要とする分岐命令の後に
，自動的に何も作業をしない１サイクル（Ｎｏ　Ｏｐｅ
ｒａｔｉｏｎのサイクル）が挿入されてしまう。

一方、ＲＩＳＣプロセッサでは、分岐を実行する時には
、先行的にフェッチした分岐命令に続く命令（ＣＩＳＣ
プロセッサの場合の分岐命令の直前の命令）を無効化し
ないで、先にこの命令を実行し，しかる後に分岐命令を
実行し、新たに分岐先命令をフェッチするものである。

この様に、ＲＩＳＣプロセッサでは分岐命令の後に、無
効化されることのない有効な命令をプログラム中で配置
することによって、このサイクルを有効に活用すること
ができる。このような分岐命令の仕様は遅延分岐と呼ば
れ、分岐命令の後の１サイクルはディレイスロットと呼
ばれている。

ディレイスロットとＬＵＩ　　”の　理従って、本発明
の一実施例によるＲＩＳＣプロセッサにおいて、遅延分
岐のデイレイスロットと関係してＬＵＩ命令がある場合
の処理の手法について以下に説明する。

まず、第１の命令が分岐命令で第２の命令がＬＵＩ命令
である場合、第１の手法としては、ＬＵＩ命令を分岐命
令と同時に実行してしまい、遅延分岐のディレイスロッ
トでは次の第３の命令を実行することが考えられる。第
２の手法として、さらに第１の手法に加え、第３の命令
もＬＵＩ命令の場合は、第４の命令も同時にディレイス
ロツトで実行できる。また逆に、第３の命令が通常の命
令で、第４の命令がＬＵＩ命令の場合にも、第３の命令
と第４の命令を同時にデイレイスロットで実行すること
ができる。第３の手法としては、遅延分岐のデイレイス
ロットにＬＵＩ命令が入っている場合には、上記の処理
方式を抑止して、このＬＵＩ命令を分岐命令と同時に実
行せず、ディレイスロットでＬＵＩ命令を実行すること
も考えられる。

また、第１の命令がＬＵＩ命令で、第１の命令の直前の
命令が分岐命令の場合、第４の手法としては、ディレイ
スロット内で第１のＬＵＩ命令と分岐命令の直後の第２
の通常の命令を同時に実行することも考えられる。第５
の手法としては，上記第３の手法と同様に、ＬＵＩ命令
と次の命令の同時実行を抑止して、デイレイスロットの
ＬＵＩ命令を単独に実行することが考えられる。

以上の様にディレイスロットに関係してＬＵＩ命令があ
る時の処理方法には各種の方式が考えられるので、予め
ソフトウエア（特にコンパイラ）との間で、明確に決め
ておく必要がある。

従って、上記第１図（ａ）の説明では、ＬＵＩ命令の直
前の命令は分岐命令ではない場合について説明した。直
前の命令が分岐命令の場合は，第１図（ａ）の本実施例
ではＬＵＩ命令は分岐命令のディレイスロットで実行さ
れ、○ＲＩ命令はＬＵＩ命令とは同時に実行されない。

なお、上記第１図（ｂ）の説明では、ＬＵＩ命令の直前
の命令はＡＤＤ命令で，分岐命令ではない場合について
説明した。直前の命令（左側の命令）が分岐命令の場合
は、第１図（ｂ）の本実施例ではＬＵＩ命令は分岐命令
のディレイスロットで実行され、ＬＵＩ命令は左側の命
令（分岐命令）とは同時に実行されない。

一鼾命冷プｎ割行 次に、第１図もしくは第６図に示したデータプロセッサ
が２つの命令を同時実行できず、２つの命令を直列に実
行する場合について、第３図（ａ），（ｂ），（ｃ），
（ｄ）を参照して説明する。

第３図（ａ）は．Ｒ１レジスタの内容とＲ２レジスタの
内容を加算してＲ３レジスタへ格納するＡＤＤ命令を実
行する時の動作を示す図である。

尚、この命令は６４ビット命令データバス６２２の左側
でフェッチされたものとする。

第１命令レジスタ６４１の第１ソースフィールド３１１
及び第２ソースフィールド３１２に従って、Ｒ１レジス
タ及びＲ２レジスタの内容を読み出し、演算器６５１で
加算した結果を、デスティネーションフィールド３１３
で示されるＲ３レジスタへ格納する。

尚、演算器６５１は、第１命令レジスタ６４１のＯＰコ
ード３１４を解読する第１デコーダ６４４によって制御
される。

次に実行する命令は、第２命令レジスタ６４２に保持さ
れている命令であるので、この命令を第１命令レジスタ
６４１へ転送して、以下同様に実行する。

第３図（ｂ）は、Ｒ１レジスタの内容とイミディエイト
とを加算してＲ３レジスタへ格納するＡＤＤＩ命令を実
行する時の動作を示す図である．尚、この命令は６４ビ
ット命令データバス６２２の左側でフエツチされたもの
とする。第１命令レジスタ６４１の第１ソースフィール
ド３２１に従って．Ｒ１レジスタの内容を読み出し，ま
た，第２ソースフィールド３２２の１６ビットイミディ
エイトを３２ビット長に符号拡張する。これら２つのデ
ータを演算器６５１で加算し、その結果をデスティネー
ションフィールド３２３で示されるＲ３レジスタへ格納
する。尚、演算器６５１は、第１命令レジスタ６４１の
ＯＰコード３２４を解読する第１デコーダ６４４によっ
て制御される。

また、第２ソースフィールド３２２のイミディエイトの
符号拡張も第１デコーダ６４４によって制御される。次
に実行する命令は、第２命令レジスタ６４２に保持され
ている命令であるので、この命令を第１命令レジスタ６
４１へ転送して、以下同様に実行する。

第３図（ｃ）は．Ｒ１レジスタの内容とイミディエイト
を加算した値をアドレスとするデータメモリの内容をＲ
３レジスタへ格納するＬＤ命令を実行する時の動作を示
す図である．尚、この命令は６４ビット命令データバス
６２２の左側でフェッチされたものとする。第１命令レ
ジスタ６４１の第１ソースフィールド３３１に従ってＲ
１レジスタの内容を読み出し，また、第２ソースフィー
ルド３３２の１６ビットイミディエイトを３２ビット長
に符号拡張する。これら２つのデータを演算器６５１で
加算し、その結果をＭＡＲ６５３へ転送し、データメモ
リ６３０をアクセスする。

データメモリ６３０から読み出されたデータはＭＤＲ６
５４を経由して、デスティネーションフィールド３１３
で示されるＲ３レジスタへ格納される。

次に実行する命令は、第２命令レジスタ６４２に保持さ
れている命令であるので、この命令を第１命令レジスタ
６４１へ転送して、以下同様に実行する。

第３図（ｄ）は、Ｒ１レジスタの内容とイミディエイト
を加算した値をアドレスとするデータメモリ６３０の領
域へＲ３レジスタの内容を格納するＳＴ命令を実行する
時の動作を示す図である．尚，この命令は６４ビット命
令データバス６２２の左側でフェッチされたものとする
。第１命令レジスタ６４１の第１ソースフィールド３４
１に従ってＲ１レジスタの内容を読み出し、また、第２
ソースフィールド３４２の１６ビットイミディエイトを
３２ピット長に符号拡張する。これら２つのデータを演
算器６５１で加算し、その結果をＭＡＲ６５３へ転送し
、データメモリ６３０をアクセスする。一方、書き込み
データはデスティネーションフィールド３４３で示され
るＲ３レジスタから読み出され、ＭＤＲ６５４を経由し
てデータメモリ６３０へ転送され、格納される。次に実
行する命令は、第２命令レジスタ６４２に保持されてい
る命令であるので、この命令を第１命令レジスタ６４１
へ転送して、以下同様に実行する。

パイプライン 次に、第１図および第６図の実施例によるデータプロセ
ッサのパイプライン処理について、詳細に説明する。

第４図（ａ）は本実施例のプロセッサにおいて２つの命
令を直列実行する時のパイプライン処理について示した
図である。尚，命令ＡからＦが第４図（ｃ）に示すよう
にプログラムメモリ６２０に格納されていたとする。

まず、第４図（ａ）の１つの箱は各パイプラインステー
ジの１クロックサイクルの動作に対応する。パイプライ
ンのステージは、ＩＦ（命令フェッチ），ＩＤ（命令デ
コード），ＥＸ（実行），Ｗ（結果の格納）の４つのス
テージからなる。以下、各クロックサイクル毎に説明す
る。

［１クロックサイクノレ目］ プログラムメモリ６２０から６４ビット分の命令（Ａと
Ｂ）をフェッチして、ブリフェッチバッファ６４０にセ
ットする。

［２クロックサイクノレ目］ ブリフェッチバッファ６４０に保持している２つの命令
（ＡとＢ）をそれぞれ第１命令レジスタ６４１及び第２
命令レジスタ６４２にセットし、第１命令デコーダ６４
４及び第２命令デコーダ６４５で解読を行う。なおこの
時、レジスタの読み出し及びイミデイエイトのデータ拡
張が必要な場合にはこのサイクルで行う。

また，プログラムメモリ６２０から次の６４ビット分の
命令（ＣとＤ）をフエッチして、ブリフエッチバッファ
６４０にセットする。

［３クロックサイクノレ目］ 第１命令デコーダ６４４で解読した命令Ａを実行し、次
に第２命令レジスタ６４２の命令Ｂを第１命令レジスタ
６４１にセットし、第１命令デコーダ６４４で解読を行
う。なおこの時、レジスタの読み出し及びイミデイエイ
トのデータ拡張が必要な場合にはこのサイクルで行う。

［４クロックサイクノレ目］ 命令Ａの実行結果をレジスタに格納し、第１命令デコー
ダ６４４で解読した命令Ｂを実行する。

同時にブリフェッチバソファ６４０に保持している２つ
の命令（ＣとＤ）をそれぞれ第１命令レジスタ６４１及
び第２命令レジスタ６４２にセットし、第１命令デコー
ダ６４４及び第２命令デコーダ６４５で解読を行う。な
おこの時、レジスタの読み出し及びイミディエイトのデ
ータ拡張が必要な場合にはこのサイクルで行う。また、
プログラムメモリ６２０から次の６４ビット分の命令（
ＥとＦ）をフェッチして、ブリフェッチバッファ６４０
にセットする。

以下同様に動作する。

第４図（ｂ）は本実施例のプロセッサにおいて本発明の
特徴である２つの命令を同時に実行する時のパイプライ
ン処理について示した図である。

尚、命令ＡからＦが第４図（ｃ）に示すようにプログラ
ムメモリ６２０に格納されていたとする。

ここで、命令ＡがＬＵＩ命令であるとする。以下、各ク
ロックサイクル毎に説明する。

［１クロックサイクノレ目］ プログラムメモリ６２０から６４ビット分の命令（Ａと
Ｂ）をフェッチして、ブリフエツチバツファ６４０にセ
ットする。

［２クロックサイクノレ目］ ブリフェッチバッファ６４０に保持している２つの命令
（ＡとＢ）をそれぞれ第１命令レジスタ６４１及び第２
命令レジスタ６４２にセットし、第１命令デコーダ６４
４及び第２命令デコーダ６４５で解読を行う。その結果
命令ＡがＬＵＩ命令であることが分かるので、次のサイ
クルでこの２つの命令を同時に実行する準備を行う。な
おこの時、レジスタの読み出し及びイミディエイトのデ
ータ拡張が必要な場合にはこのサイクルで行う。

また、プログラムメモリ６２０から次の６４ビット分の
命令（ＣとＤ）をフェッチして、ブリフェッチバッファ
６４０にセットする。

［３クロックサイクノレ目］ 第１命令デコーダ６４４で解読した命令Ａ　（ＬＵＩ命
令）及び第２命令デコーダ６４５で解読した命令Ｂを同
時実行し、ブリフェッチバッフ７６４０に保持している
２つの命令（ＣとＤ）を第１命令レジスタ６４１及び第
２命令レジスタ６４２にセットし、第１命令デコーダ６
４４及び第２命令デコーダ６４５で解読を行う。なおこ
の時、レジスタの読み出し及びイミディエイトのデータ
拡張が必要な場合にはこのサイクルで行う。

また、プログラムメモリ６２０から次の６４ビット分の
命令（ＥとＦ）をフェッチして，ブリフエッチバッファ
６４０にセットする。

［４クロックサイクノレ目］ 命令Ａ（ＬＵＩ命令）及び命令Ｂの実行結果をレジスタ
に格納し、第１命令デコーダ６４４で解読した命令Ｃを
実行する。第２命令レジスタ６４２の命令Ｄを第１命令
レジスタ６４１にセットし、第１命令デコーダ６４４で
解読を行う。なおこの時、レジスタの読み出し及びイミ
ディエイトのデータ拡張が必要な場合にはこのサイクル
で行う。

以下同様に動作する。

なお、第４図（ｂ）では命令ＡがＬＵＩ命令の場合につ
いて説明したが、第１図（ｂ）で説明したように命令Ａ
が他の命令で命令ＢがＬＵＩ命令の場合も同様にこの２
つの命令を同時に実行できることが分かる。

以上説明してきた本実施例によれば、各命令のフォーマ
ットが限定されているため、命令の解読が容易にでき，
命令デコーダを２個に増加しても、回路規模はそれほど
増大することはない。

また、本実施例によれば、イミディエイトデータを操作
する命令のＯＰコードはレジスタを操作する命令のＯＰ
コードと左端の１ビットだけが違うだけなので、演算器
６５１等のための制御信号生成等のための命令解読がど
ちらの命令でも共通化でき命令デコーダの簡略化が可能
である。

また、イミディエイトを操作するか否かはＯＰコードの
左端の１ビットだけ判断できるので、イミディエイト生
成回路の制御信号などの生成するための命令デコーダの
簡略化が可能である。

従って、本実施例によれば、データ幅の広いバスを用い
て１サイクルでフェッチした２つの命令を同時に実行で
きるので、パイプラインステージ間の負荷を均一にでき
、ハードウエア回路の有効利用が可能になる。

特に、本実施例によれば、従来の命令フォーマットを変
えることなく、３２ビット長のイミデイエイトを１サイ
クルで操作できるようになり、互換性を維持しつつ性能
向上を図ることができる．また、本実施例では、ＬＵＩ
命令が分岐命令のディレイスロットにある場合には、他
の命令との同時実行を抑止しているので、従来のプログ
ラムをそのまま実行しても、悪影響を与えることはなく
、互換性を維持することができる。

〔発明の効果〕

以上述べてきたように本発明によれば、前後の依存関係
を考慮しながら、２つの命令を同時に実行する命令制御
方式を容易に実現できる。

従って、ピーク時には従来の２倍の処理性能を持つデー
タプロセッサを容易に実現できる。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）は本発明の一実施例の特徴であ
る２つの命令同時実行を可能とするデータプロセッサの
プロックダイアグラムを示す図であり、 第２図（ａ）及び（ｂ）は本発明の一実施例のデータプ
ロセッサのための命令のフォーマットを示す図であり， 第３図（ａ）及至（ｄ）は本発明の一実施例のデータプ
ロセッサが２つの命令の直列に実行する際のプロックダ
イアグラムを示す図であり、第４図（ａ）及至（ｃ）は
本発明の一実施例のデータプロセッサのパイプライン処
理の動作を示す図であり、 第５図は本発明の一実施例のデータプロセッサのための
命令のオペレーションコードのビット割当てを示す表図
であり、 第６図は第１図のデータプロセッサの基本的なシステム
構成を示すプロックダイアグラムである。 ６１０・・・プロセッサ、６２０・・・プログラムメモ
リ、６３０・・・データメモリ、６４０・・・ブリフェ
ッチバッファ、６４１，６４２・・・命令レジスタ、６
４４，６４５・・・命令デコーダ、６５０・・・レジス
タファイル、６５１・・・演算器、６５２・・・シフタ
、１３１，１３２・・・レジスタ番号比較器。

Claims (1)

1. 【特許請求の範囲】 １、（１）所定のビット幅の命令長の第１及び第２の命
   令をメモリからフェッチし、上記第１及び第２の命令を
   並行に出力する命令フェッチユニットと、 （２）その入力に上記命令フェッチユニットから出力さ
   れる上記第１の命令のオペレーションコードが供給され
   る第１の命令デコーダと、 （３）その入力に上記命令フェッチユニットから出力さ
   れる上記第２の命令のオペレーションコードが供給され
   る第２の命令デコーダと、 （４）少なくともレジスタファイル、演算器およびシフ
   タを含み、上記第１の命令デコーダのデコード結果およ
   び上記第２の命令デコーダのデコード結果の少なくとも
   いずれかによって制御される命令実行ユニットと、 （５）上記命令フェッチユニットから出力される上記第
   １の命令のデスティネーションフィールドの情報と上記
   命令フェッチユニットから出力される上記第２の命令の
   第１ソースフィールドの情報とを比較する第１の比較器
   と、 （６）上記命令フェッチユニットから出力される上記第
   １の命令のデスティネーションフィールドの情報と上記
   命令フェッチユニットから出力される上記第２の命令の
   デスティネーションフィールドの情報とを比較する第２
   の比較器を具備してなり、 上記レジスタファイルは複数のレジスタからなり、 上記第１の比較器の出力と上記第２の比較器の出力とに
   よる制御条件に従って上記第１の命令のイミディエイト
   データに関係した上記シフタの上記出力を上記レジスタ
   ファイルをバイパスして上記演算器の入力に供給するた
   めの信号伝達経路をさらに具備することを特徴とするデ
   ータプロセッサ。 ２、上記命令フェッチユニットから出力される上記第１
   の命令が上記演算器と本来は無関係に該第１の命令のイ
   ミディエイトデータに関係した上記シフタの出力を該第
   １の命令のデスティネーションフィールドの情報によっ
   て指定される上記レジスタファイル中の選択されたひと
   つのレジスタに本来はセットする命令であり、また上記
   命令フェッチユニットから出力される上記第２の命令が
   上記シフタと本来は無関係に該第２の命令の第１ソース
   フィールドの情報によって指定される上記レジスタファ
   イル中の選択されたひとつのレジスタの情報と該第２の
   命令の第２ソースフィールドに関係した情報とを上記演
   算器で処理し該処理結果を該第２の命令のデスティネー
   ションフィールドの情報によって指定される上記レジス
   タファイル中の選択されたひとつのレジスタにセットす
   る命令である場合、上記第１の比較器の両比較入力が互
   いに一致すると言う条件で、 上記レジスタファイルをバイパスして上記信号伝達経路
   を介して上記シフタの上記出力が上記演算器の上記入力
   に供給されることを特徴とする請求項１記載のデータプ
   ロセッサ。３、上記第１の比較器の上記両比較入力が互
   いに一致すると言う上記条件に加えて、また上記第２の
   比較器の上記両比較入力が互いに一致する条件では、 上記第１の命令の上記イミディエイトデータに関係した
   上記シフタの上記出力は、上記レジスタファイルにセッ
   トされることなく、上記信号伝達経路を介して上記演算
   器の上記入力に供給されることを特徴とする請求項２記
   載のデータプロセッサ。