JPS5856457U - semiconductor equipment - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案による装置の回路図、第２図は第１図に
示す回路の入力−出力特性を示す図、第３図は第１図に
示す回路をモノリシックＬＳＩに適したデバイス構造に
より実現するに最も適した各−デバイス構造の断面図で
ある。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・ｐｎｐ゛トランジスタ、４・・・・・・ｐ
、−ＭＯＳ　トランジスタ、５・・・・・・ｎ−ＭＯＳ
トランジスタ、６・・・・・・ｎｐｎ　）ランジスタ、
２１・・・・・・ｐ型シリコン基板、２２・・・・・・
ｎ型坤込み層、２３・・・・・・エピタキシャル層、２
４・・・・・・フィールド５ｉｎ２膜、２５・・・・・
・コレクタ引出し用ｎ型拡散層、２６・・・・・・ｎｐ
ｎ　）ランジスタのベース領域、２７・・・・・・エミ
ッタ領域、２Ｂ、　　２９．　３０・・・・・！それぞ
れエミッタ、ベース、コレクタ電極、３空・・・・−・
ラテラル・トランジスタのコレクタ拡散領域、３６・・
・・・・ベース拡散領域、３７・・・・・・エミッタ拡
散領域、４１．　４２．　４３・・・・・・それぞれベ
ース、エミッタ、コレクタ電極、５１・・・・・・ｐ型
拡散〜領域、５２・・・・・・ｈ型ソース領域、５３・
・・・；・絶縁膜、　　　−５４・・・・・・多結晶Ｓ
ｉゲート、５５・・・・・・ゲート絶縁膜、５６・・・
・・・ドレイン領域、６１・・・・・・ソース領域、６
２・・・・・・絶縁膜、６３・・・・・・ゲート酸化膜
、６４・・・・・・多結晶Ｓｉゲート、６５・・・・・
・ドレイン領域。Figure 1 is a circuit diagram of the device according to the present invention, Figure 2 is a diagram showing the input-output characteristics of the circuit shown in Figure 1, and Figure 3 is a diagram of the circuit shown in Figure 1 with a device structure suitable for monolithic LSI. FIG. 3 is a cross-sectional view of each device structure most suitable for implementation. 1...Input terminal, 2...Output terminal, 3
・・・・・・pnp゛transistor, 4・・・・・・p
, -MOS transistor, 5...n-MOS
transistor, 6...npn) transistor,
21...p-type silicon substrate, 22...
n-type embedded layer, 23... epitaxial layer, 2
4...Field 5in2 membrane, 25...
・N-type diffusion layer for collector drawer, 26...np
n) Base region of transistor, 27...Emitter region, 2B, 29. 30...! Emitter, base, collector electrode, 3 spaces...
Lateral transistor collector diffusion region, 36...
. . . Base diffusion region, 37 . . . Emitter diffusion region, 41. 42. 43...Base, emitter, collector electrode, 51...P-type diffusion region, 52...H-type source region, 53.
・・・;・Insulating film, -54・・・Polycrystalline S
i gate, 55... gate insulating film, 56...
... Drain region, 61 ... Source region, 6
2... Insulating film, 63... Gate oxide film, 64... Polycrystalline Si gate, 65...
- Drain area.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] バイポーラ・トランジスタのｐｎｐ、　ｎｐｎ各トラン
ジスタのエミッタをそれぞれ正電源、負電源に接続し、
両コレクタを相互に！続して出力端子とし、上記二つの
バイポーラ拳トランジスタのベー　−スはそれぞれｐ−
ＭＯＳ、ｎ−ＭＯＳトランジスタのソースに接続され、
かつ上記二つのＭＯＳ）ランジスタのドレインは相互に
接続されて入力端子とし、ゲート電極は出力端子に接続
されていることを特徴とする半導体装置。Connect the emitters of each bipolar transistor, pnp and npn, to the positive power supply and negative power supply, respectively.
Both collectors mutually! The bases of the above two bipolar fist transistors are p-
Connected to the sources of MOS and n-MOS transistors,
and the drains of the two MOS transistors are connected to each other to serve as input terminals, and the gate electrodes are connected to an output terminal.