JPS5856279A - Address converting system - Google Patents
Address converting systemInfo
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- JPS5856279A JPS5856279A JP56154997A JP15499781A JPS5856279A JP S5856279 A JPS5856279 A JP S5856279A JP 56154997 A JP56154997 A JP 56154997A JP 15499781 A JP15499781 A JP 15499781A JP S5856279 A JPS5856279 A JP S5856279A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- General Engineering & Computer Science (AREA)
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- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はアドレス変換方式に係り、特に処理装置の出力
するアドレスをメモリ空間に割付けるアドレス変換方式
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an address conversion method, and more particularly to an address conversion method for allocating addresses output by a processing device to a memory space.
一般に処理装置(以下CPけと称する)はメモリからの
データの読出し、メモリへのデータの簀込み等を行なっ
て種々の処理を行なう。通常、CP [Jがアクセス可
能なアドレス空間(論理アドレス空間)よりも実際のメ
モリのアドレス空間(実アドレス空間)を太き(1,、
(”!PUがより大きいメモリ空間を使用することによ
ってより多くの処理を行なえるよう考慮されている。Generally, a processing device (hereinafter referred to as a CP) performs various processes by reading data from a memory, storing data in the memory, and the like. Normally, the address space of the actual memory (real address space) is set to be thicker (1,...
(! It is considered that the PU can perform more processing by using a larger memory space.
このように論理アドレス空間より実アドレス空間が大き
い場合、何らかの形で論理アドレス空間に実アドレス空
間を割付けていた。との実アドレス空間の割付は方式と
して、従来より以Fに述べる方式が用いられていた。゛
第]の方式と[7て第1図に示す如く、メモリをバンク
構成にして各バンクを切換えて実アドレス空間を割付け
る方式がある。第1図において〕はCP [1,2はメ
モリ、3はバンク切換制御ff15である。同図に示す
如くメモリ2のメモリ空間を■う1゜B2. ・・・B
nのバンクと称する所定容量のメモリ空間に分割し、切
換制御部の切換信号によって〕つのバンクが指定される
。例えば同図の如くメモリ2のデータビットをD7〜D
Oの8ビツトとし、0PUIのアドレス出力をA7〜A
Oの8ビツトとする 各バンクBl、B2.・・・Bn
は8ビツトで表わされる記憶領域を持つことになる。さ
らにCPU]はアドレスバスの例えばAIl〜A8の信
号線を用いて切換制御部3ヘバンク選択信号を出力する
。このバンク退択伯号によって切換制御部3は適切なバ
ンクに切換えることになる。この後、OP[JlよりA
7〜AOのハスを介して出力されるアドレスは、切換制
御部によって選択されたバンク上のアドレス空間にアク
セスされ、OP[JlはデータバスD7〜DOを介して
選択されたバンク上の所定アドレスにおけるデータの読
出し曹込みを行なう。In this way, when the real address space is larger than the logical address space, the real address space is allocated to the logical address space in some way. Conventionally, the method described in F below has been used to allocate the real address space. As shown in FIG. 1, there is a method in which memory is arranged in banks and each bank is switched to allocate a real address space. In FIG. 1] is a CP [1 and 2 are memories, and 3 is a bank switching control ff15. As shown in the figure, the memory space of memory 2 is 1°B2. ...B
The memory space is divided into memory spaces of a predetermined capacity called n banks, and one bank is designated by a switching signal from a switching control section. For example, as shown in the same figure, data bits of memory 2 are set to D7 to D.
0 is set to 8 bits, and the address output of 0PUI is set to A7 to A.
Each bank Bl, B2 . ...Bn
will have a storage area represented by 8 bits. Furthermore, the CPU outputs a bank selection signal to the switching control section 3 using signal lines AI1 to A8 of the address bus, for example. The switching control section 3 switches to an appropriate bank based on this bank withdrawal number. After this, OP [A from Jl
The address output via the bus lines D7 to AO is accessed to the address space on the bank selected by the switching control unit, and OP[Jl is a predetermined address on the bank selected via the data bus D7 to DO. Performs data readout and processing.
壕だ実アドレス空間割付けの第2の方式として第2図に
示すマツパ一方式がある。第2図において4はマツパ−
であり読出し書込み可能なメモリ(RAM)が用いられ
る。壕だ、マツパ−4はアドレスデータが入力されると
予めそのアドレスに格納されたデータが出力されるもの
である。この方式はOP U 1からのアドレス出力A
7〜AOをマツパ−4へ入カシ、マツパ−4におけるC
PU 1の指定するアドレス先に格納された値がメモリ
2への指定アドレスになる。したが、ってマツパ−4の
各アドレスの格納領域に格納される値を可変とすること
により CP U 1 (/’)論jJ!アドレスを変
換してメモリ上の任意の実アドレスとすることができる
。同図においてマンパー 4の入力アドレスデータのビ
ット数8ビツトとし、また出力データのピット数を8ビ
ットとすると、論理アドレス(A′7〜AO)の値と実
アドレス(ゴ0〜D′7)の値は一対一に対応されるの
で、マツパ−4を用いれば8ビツトで表わされる論理ア
ドレス空間と同じ大きさの実アドレス空間のみ指定でき
ることになる。A second method of real address space allocation is the Matsupa method shown in FIG. In Figure 2, 4 is Matsupar.
A readable and writable memory (RAM) is used. Well, when address data is input to the Matsupar 4, the data previously stored at that address is output. This method uses address output A from OPU 1.
7 - Insert AO into Matsupar-4, C in Matsupar-4
The value stored at the address specified by PU 1 becomes the specified address to memory 2. However, by making the values stored in the storage area of each address of the Matsuper 4 variable, the CPU 1 (/') theory jJ! Addresses can be converted to any real address in memory. In the figure, if the number of bits of input address data of Manper 4 is 8 bits, and the number of pits of output data is 8 bits, the value of logical address (A'7 to AO) and the value of real address (GO0 to D'7) Since there is a one-to-one correspondence between the values of , it is possible to specify only a real address space of the same size as the logical address space represented by 8 bits using mapper 4.
しかし、CP II 1からのリード・ライト毎号Vw
による書込みモード指定によってマノバー4の内容はデ
ータバスDo−D’7を介して書き換え可能なため論理
アドレス空間に対する実アドレス空間内の割付は空間を
変更することによって事実上メモリ2上の全実アドレス
空間への割付けができる。However, every read/write issue from CP II 1 Vw
By specifying the write mode, the contents of the manobar 4 can be rewritten via the data bus Do-D'7. Therefore, by changing the space, the allocation of the real address space to the logical address space can effectively change all the real addresses on the memory 2. Space assignments can be made.
上述したように従来の実アドレス空間の割付は方式の代
表的なものにはバンク方式とマノバ一方式があるが1両
方式とも一長一短があった。即ち、バンク方式において
はCPUからの切換信号によって容易にバンク切換が行
なわれるが、論理アドレスで例えばへ番地には各バンク
におけるA番地の実アドレスが対応するといったように
論理アドレスと実アドレスがハードウェア上で固定され
ている。したがってメモリ構成、云い換えれば実アドレ
ス割付けに融通性が乏しい。他方、マツパ一方式におい
てはマツパ−の内容と書き換えること汐が必要となりマ
ツパ一方式の運用上の制御が複雑なものとなる欠点を有
した。As mentioned above, typical conventional real address space allocation methods include the bank method and the Manova method, but both methods have advantages and disadvantages. In other words, in the bank system, bank switching is easily performed by a switching signal from the CPU, but logical addresses and real addresses are hard-coded, such that the real address of address A in each bank corresponds to a logical address. Fixed on wear. Therefore, there is little flexibility in memory configuration, in other words, in real address allocation. On the other hand, the Matsupa one-sided system requires rewriting the contents of the Matsupa, and has the disadvantage that the operational control of the Matsupa one-sided system becomes complicated.
本発明の目的は、上述した両方式にかかる欠点を同時に
解消し、自由な実アドレス割付けが可能で、しかも煩雑
な制御を必要としないアドレス変換方式を提供するにあ
る。An object of the present invention is to provide an address conversion method that simultaneously eliminates the drawbacks of both of the above-mentioned methods, allows free allocation of real addresses, and does not require complicated control.
上記目的を達成すべく本発明のアドレス変換方式は、処
理装置の出力論理アドレスをメモリ上の実アドレス空間
内のアドレスに対応させるアドレス変換部を有し、該ア
ドレス変換部によって処理装置が出力する論理アドレス
をメモリ上の所定アドレス空間内の実アドレスに変換す
るアドレス変換方式において、該アドレス変換部を該1
’!+ltl理アドレスをそれぞれ異なる実アドレス空
間内のアドレスに変換する複数の変換テーブルで構成す
ると共にテーブル切替手段を設け、該テーブル切替手段
により選択された該複数の変換テーブルによって該論理
アドレスをメモリ上の所定空間内の実アドレスに変換す
ることを特徴とする。In order to achieve the above object, the address translation method of the present invention includes an address translation unit that makes the output logical address of the processing device correspond to an address in the real address space on the memory, and the address translation unit makes the output logical address of the processing device correspond to the address in the real address space on the memory. In an address conversion method that converts a logical address into a real address within a predetermined address space on memory, the address conversion unit is
'! +ltl consists of a plurality of conversion tables for converting logical addresses into addresses in different real address spaces, and is provided with table switching means, and converts the logical address on the memory using the plurality of conversion tables selected by the table switching means. It is characterized by converting to a real address within a predetermined space.
以下実施例を用いて本発明を詳述する。The present invention will be explained in detail below using Examples.
第3図は本発明のアドレス変換方式の一実施例を示すブ
ロック図である。同図中5はレジスタ、6は加算器であ
る。本実施例においては第2図に示した自由なアドレス
変換が可能な変換器(マツパ−)をnコ(MAPl、、
MAP2.−、MAPn )を具え、あたかも第1図に
示す・(ンク方式の如く各M、 A P iレジスタ5
によって切換えて実アドレス変換を行なうものである。FIG. 3 is a block diagram showing an embodiment of the address translation method of the present invention. In the figure, 5 is a register and 6 is an adder. In this embodiment, n converters (MAP1) capable of free address conversion shown in FIG.
MAP2. -, MAPn), and each M, AP i register 5 as shown in FIG.
The real address conversion is performed by switching according to the following.
以下動作を説明する。The operation will be explained below.
OP U 1はアドレスバスを介して出力論理アドレス
ビットの一部例えばMビットを各MAPへ、残りのIJ
ビットを加算器6へ供給する。ここで名MAPの選択は
OP U lがレジスタ5の内容を書換えることにより
−C行なわれる。即ちレジスタ5の各ビット出力はそれ
ぞれ各MAPへの選択信号となり1例えばビット出力が
・・イレベル゛1 ”である場合にそのビット出力が与
えられたM A Pが出力可能状態となるとすると、C
PUIがテークバスを介し7てレジスタ5の各ピントの
うちのどれか1ビットのみを2進゛1″と指定したビッ
ト出力に対応するMAPが選択されることになる。レジ
スタ5からの選択信号によって出力可能状態となったM
APは、CP [J 1より出力される論理アドレスの
うちのMビットを入力し、MビソトアドVス値に対応す
る記憶領域に格納されているテークを加算器6へ出力す
る。加算器6はMAPより供給される例えばLビットの
チータビ、ノド出力値と、0PUIからのNビット1]
1力値とを(T、、十N ’)ピットテークとしてメモ
リ2への実アドレスを供給する。との結果メモリ2は、
供給された実アドレスに格納するテークをテークバスを
介(7てOP [J 1へ出力することになる。普だ前
述した如く、各λ4 A、 Pはデータ曹換え可能なメ
モリ(1(ΔM)より構成されているためOT) [1
,1から各MAPヘテーデー換えのだめのテーク出力が
接続てれており。OP U 1 sends part of the output logical address bits, for example M bits, to each MAP via the address bus, and the remaining IJ
Feeding the bits to adder 6. Here, the selection of the name MAP is carried out by OPU l rewriting the contents of the register 5 -C. In other words, each bit output of the register 5 becomes a selection signal to each MAP.For example, when the bit output is ``1'', the MAP to which that bit output is given becomes ready for output.
The MAP corresponding to the bit output for which the PUI specifies only one bit of each pin in the register 5 as binary ``1'' via the take bus 7 is selected. M is ready for output
The AP inputs the M bits of the logical address output from the CP[J1, and outputs the take stored in the storage area corresponding to the M bit address value to the adder 6. The adder 6 receives, for example, the L-bit Cheetahbi, node output value supplied from the MAP and the N-bit 1 from 0PUI]
A real address is supplied to the memory 2 by using the input value (T,, 1N') as a pit take. The result memory 2 is
The take to be stored at the supplied real address will be output to OP[J1 via the take bus (7).As mentioned above, each λ4A, P is a memory (1(ΔM)) that can be used to store data. OT) [1
, 1 to each MAP are connected to take outputs for data exchange.
必要に応じて各M A Pの内容を書換えることが可能
である。It is possible to rewrite the contents of each M A P as necessary.
以上詳述したように本発明によれば、アドレス変換器を
複数の変換テーブルで構成し、かつ各々の変換テーブル
はデータ督換え可能であるため、いかなる実アドレス空
間への割付けが行なえ、メモリ構成を自由に考えること
ができる。さらに各変換テーブルを選択し切換えること
によってアドレス割付は変更が行なえるため、運用−に
の制御が容易である等のすぐれた機能f南するアドレス
変換方式を提供できる。As described in detail above, according to the present invention, the address converter is configured with a plurality of conversion tables, and each conversion table is capable of data redirection, so that allocation to any real address space can be performed and the memory configuration can be changed. can think freely. Furthermore, since the address assignment can be changed by selecting and switching each conversion table, it is possible to provide an address conversion system with excellent functions such as easy operational control.
第1図、第2図は従来より用いられているアドレス変換
方式を示す図、第3図は本発明におけるアドレス変換方
式の一実施例を示すブロック図である。lは02口、2
はメモリ、5はレジスタである。
第1 図
一部
第Z図1 and 2 are diagrams showing a conventionally used address translation method, and FIG. 3 is a block diagram showing an embodiment of the address translation method according to the present invention. l is 02 mouths, 2
is a memory, and 5 is a register. Figure 1 Part Figure Z
Claims (1)
間内の各アドレスに対応させるアドレス変換部を有し、
該アドレス変換部によって処理装置が出力する論理アド
レスをメモリ上σ・所定アドレス空間内の実アドレスに
変換するアドレス変換方式において、該アドレス変換部
を、該論理アドレスをそれぞれ異なる所定空間の各実ア
ドレスに対応させる複数の変換テーブルで構成すると共
にテーブル切替手段を設け、該テーブル切替手段により
選択された変換テーブルによって、処理装置の出力論理
アドレスをメモリ上の所定実アドレス空間内のアドレス
に割付けることを特徴とするアドレス変換方式。an address translation unit that makes the output logical address of the processing device correspond to each address in the real address space on the memory;
In an address conversion method in which the address conversion unit converts a logical address output by a processing device into a real address in a predetermined address space on memory, the address conversion unit converts the logical address into each real address in a different predetermined space. , and a table switching means is provided, and the output logical address of the processing device is assigned to an address in a predetermined real address space on the memory according to the conversion table selected by the table switching means. An address translation method featuring:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56154997A JPS5856279A (en) | 1981-09-30 | 1981-09-30 | Address converting system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56154997A JPS5856279A (en) | 1981-09-30 | 1981-09-30 | Address converting system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5856279A true JPS5856279A (en) | 1983-04-02 |
Family
ID=15596440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56154997A Pending JPS5856279A (en) | 1981-09-30 | 1981-09-30 | Address converting system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5856279A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6052540U (en) * | 1983-09-14 | 1985-04-13 | 株式会社ピ−エフユ− | Address decode circuit |
JPS60222942A (en) * | 1984-04-20 | 1985-11-07 | Hitachi Ltd | Microprocessor |
JPS6239093A (en) * | 1985-08-14 | 1987-02-20 | 東北リコ−株式会社 | Part package of printed circuit board |
JPS62251976A (en) * | 1986-04-25 | 1987-11-02 | Nec Corp | Image storing device |
JPS6418350U (en) * | 1987-07-23 | 1989-01-30 |
-
1981
- 1981-09-30 JP JP56154997A patent/JPS5856279A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0766438B2 (en) * | 1986-04-25 | 1995-07-19 | 日本電気株式会社 | Image storage |
JPS6418350U (en) * | 1987-07-23 | 1989-01-30 |
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