JPS59132480A - Storage device - Google Patents

Abstract

PURPOSE:To attain read or write of consecutive addresses starting from an optional address by one accessing by adding a comparison circuit of address information and an addition circuit adding the address information as the result of the comparison circuit. CONSTITUTION:The comparison circuit 9 outputs ''0'' when address information of an address line 5 is an even number address and outputs ''1'' when an odd number address. Further, an addition circuit 8 inputs a high-order m+n-th bit in one bit of the address line 5 as an augend and inputs an output of a comparison circuit 9 as an added and performs addition. A low-order n-bit as the result of addition is inputted to an address driver circuit 3 as address information in a memory array of an even number address and a high-order m-bit is inputted to a memory array selecting circuit 4 selecting a memory array at an even number address. Moreover, the address ''1'' is read from the memory array of the odd number address (address''0'' as the address in the memory array) and the address ''2'' is read from a memory array at an even number address (address ''1'' as the address in the memory array).

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ランダムアクセス方式（等速読量し方式）
による記憶装置に関するものである。[Detailed description of the invention] [Technical field of the invention] This invention is a random access method (uniform speed reading method)
The invention relates to a storage device according to the invention.

〔従来技術〕[Prior art]

従来この種の装置として、第１図に示すものがあった。 A conventional device of this type is shown in FIG.

図において、（１）はランダムアクセス方式の従来の記
憶装置であり、（２）はデータ幅１バイトでｎビット　
（ｎ＝１．２．３・・・）のアドレス情報により２　バ
イトの記憶容量を有するメモリアレイ、（３）は上記メ
モリアレイ（２）のアドレス拳ドライバ回路、（４）は
ｍビット　（ｍ＝ｏ　、　１　、２・・・）のアドレス
情報から上記メモリアレイ（２）を選択するメモリアレ
イ選択回路、（５）は中央処理装置（図示せず）などか
ら送出されるアドレス情報を伝達する１ビツトのアドレ
ス線で、１＝ｍ＋ｎ＋１でありバイト単位にアドレスを
指定するバイト・アドレッシング方式のアドレス情報を
伝達する。（６）は書き込み制御回路で、上記メモリア
レイ選択回路（４）と上記アドレス線（５）の最下位ビ
ット及び書き込み制御線（図示せず）により上記メモリ
アレイ（２）に書き込み信号を送出する。（７ａ）　、
　（７ｔ））は各々１ノくイト幅の書き込み読み出しデ
ータ線であり、上記アドレス線（５）のアドレス情報の
最下位ビットがゝ０“の番地を偶数番地、１１“の番地
を奇数番地と称し、　（７ａ）は偶数番地のデータ線、
（７ｂ）は奇数番地のデータ線である。In the figure, (1) is a conventional storage device using a random access method, and (2) is a data width of 1 byte and n bits.
A memory array having a storage capacity of 2 bytes based on address information of (n=1.2.3...), (3) is an address driver circuit for the memory array (2), and (4) is an m-bit (m A memory array selection circuit selects the memory array (2) from address information of =o, 1, 2, etc.), and (5) transmits address information sent from a central processing unit (not shown) or the like. A 1-bit address line transmits address information in a byte addressing system where 1=m+n+1 and addresses are specified in units of bytes. (6) is a write control circuit which sends a write signal to the memory array (2) through the memory array selection circuit (4), the least significant bit of the address line (5), and a write control line (not shown). . (7a),
(7t)) are write/read data lines each having a width of 1 node, and the address where the least significant bit of the address information of the address line (5) is "0" is an even address, and the address where the least significant bit is "11" is an odd number address. (7a) is a data line at an even address,
(7b) is a data line at an odd address.

次に動作について説明する。０番地と１番地に２バイト
のデータを同時に書き込む場合は、上記アドレス線（５
）のアドレス情報１ビツトはすべて１０“で、アドレス
情報の上位ｍビットくスべて１０勺は上記メモリアレイ
選択回路（４）Ｋ人カされ０番地から２ｎ＋１　、番地
までの上記メモリアレイ（２）力選択される。上記アド
レス線（５）のアドレス情報のうち、最下位ビットと上
位ｍビットを除くｎピットは、上記アドレス・ドライバ
回路（３）に入力され、全てのメモリアレイ（３）に供
給される。この、ｎビットもすべて＋ＶＯ′である。ア
ドレス情報の最下位ビットは、上記書き込み制御回路（
６）に入力され、偶数番地と奇数番地の２バイトを同時
に書込むことを指示する書き込み制御線（図示せず）に
より、最下位ビットのアドレス情報１０′／は無視され
、かつ上記メモリ選択回路（４）　Ｋて選択されたメモ
リアレイにのみ上記書き込み制御回路（６）から書き込
み信号が送出される。つまり、０番地から２−１番地ま
での２つのメモリアレイに書キ込み信号が送出される。Next, the operation will be explained. When writing 2 bytes of data to addresses 0 and 1 at the same time, connect the address line (5
) are all 10'', and the upper m bits of the address information (10 bits) are used by the memory array selection circuit (4) to select the memory array (2) from address 0 to address 2n+1. ) is selected. Of the address information on the address line (5), n pits excluding the least significant bit and the upper m bits are input to the address driver circuit (3), and all memory arrays (3) All n bits are also +VO'.The least significant bit of the address information is supplied to the write control circuit (
6), the write control line (not shown) instructs to write two bytes at even and odd addresses at the same time, the address information 10'/ of the least significant bit is ignored, and the memory selection circuit (4) A write signal is sent from the write control circuit (6) only to the selected memory array. That is, write signals are sent to two memory arrays from address 0 to address 2-1.

このとき当然のことながらデータ線（７ａ）　、　（７
ｂｌには書き込み情報が送出されている。このようにし
て、０番地と１番地に同時に２バイトのデータが書き込
まれる。２番地と３番地に同時に２バイトのデータを書
き込む場合は上記アドレス線（５）のアドレス情報が１
２′と変わるだけで以下同様に行われろ。また、偶数番
地から始まる２バイトの読み出し動作の場合は上舵書き
込み制御回路（６）から書き込み制御信号が送出されな
いことと、上記データ線（７ａ）　、　（７ｂ）には上
記メモリアレイ（２）からの読み出しデータが送出され
ることが異なるだけで、それ以外は書き込みと同様に行
われる。以−ヒのように偶数番地から始まる連続する２
バイトの書き込み又は欲、み出しの動作は１回のアクセ
スで同時に実行可能である。At this time, as a matter of course, the data lines (7a) and (7
Write information is sent to bl. In this way, 2 bytes of data are simultaneously written to addresses 0 and 1. When writing 2 bytes of data to addresses 2 and 3 at the same time, the address information on the address line (5) above is 1.
Do the same thing, just change it to 2'. In addition, in the case of a 2-byte read operation starting from an even address, a write control signal is not sent from the upper rudder write control circuit (6), and the data lines (7a) and (7b) are connected to the memory array (2). The only difference is that the read data is sent out, but otherwise the process is the same as writing. Consecutive 2s starting from an even address like ii-hi
Byte writing, greed, and overflow operations can be performed simultaneously in one access.

次に奇数番地から始まる連続づ−る２バイトの書き込み
又は読み出しを行う場合は、上記アドレス線（５）のア
ドレス情報のうち上記メモリアレイ（２）のアドレス情
報であるｎピットが全メモリアレイに共通に送出されて
いることにより、１回のアクセスで同時には書き込み又
は読み出しが行えず、２回のアクセスによって実現され
ている。例えば１番地と２番地の２バイトを読み出す場
合は、まず０番地と１番地の２バイトを１回読み出し２
次のアクセスでアドレス情報を変え、２番地と３番地を
読み出すことによって、必要とする１番地と２番地の内
容を取り出す方法がとられている。つまり、記憶装置と
しては２回の動作が必要である。Next, when writing or reading consecutive 2 bytes starting from an odd address, the n pits, which are the address information of the memory array (2) among the address information of the address line (5), are written to the entire memory array. Because they are sent in common, writing or reading cannot be performed at the same time in one access, but is achieved by two accesses. For example, if you want to read the 2 bytes at addresses 1 and 2, first read the 2 bytes at addresses 0 and 1 once and then read the 2 bytes at addresses 0 and 1 once.
A method is adopted in which the necessary contents of addresses 1 and 2 are retrieved by changing the address information on the next access and reading addresses 2 and 3. In other words, the storage device requires two operations.

従来の記憶装置は以上のように構成されているので、奇
数番地から始まる連続する２バイトの書き込み又は読み
出しを１回のアクセスでは行えずデータ線が２バイトの
データ幅を有しながら２回のアクセスを行う必要があり
、電子計算機のプログラム作成時に記憶装置へのアクセ
ス回数をへらすために命令やデータを記憶する番地を極
力偶数番地から始まるように割り当てる操作や作業が必
要であるなどの欠点があった。Conventional storage devices are configured as described above, so it is not possible to write or read consecutive 2 bytes starting from an odd address in one access. There are disadvantages such as the need to allocate addresses for storing instructions and data so that they start from an even numbered address as much as possible in order to reduce the number of accesses to the storage device when creating computer programs. there were.

〔発明の概要〕[Summary of the invention]

この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、アドレス情報の比較回路とこの
比較回路の結果でアドレス情報を加算する加算回路とを
付加することにより、１回のアクセスで任意番地から始
まり連続する番地の読み出し又は省き込みができる記憶
装置を提供することを目的としている。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and by adding an address information comparison circuit and an addition circuit that adds the address information with the result of this comparison circuit, it is possible to The object of the present invention is to provide a storage device that can read or omit consecutive addresses starting from an arbitrary address with access.

〔発明の実施例〕[Embodiments of the invention]

以下、この発明の一実施例を図について説明する。第２
図において、　（１ａ）はこの発明によるランダムアク
セス方式の記憶装置、（２）は従来と同様なメモリアレ
イ、（３）はこのメモリアレイ（２）にメモリアレイ内
のアドレスｎビットを供給するアドレス・ドライバ回路
、（４）は上記メモリアレイ（２）をｍビットのアドレ
ス情報から選択するメモリアレイ選択回路、（５）は１
ビツト　（１＝ｍ−１−ｎ＋１’）のアドレス線、（６
）は書き込み制御回路＋　（７ａ）　、　（７ｂ）は各
々１バイト幅の書き込み読み出しデータ線で。An embodiment of the present invention will be described below with reference to the drawings. Second
In the figure, (1a) is a random access storage device according to the present invention, (2) is a conventional memory array, and (3) is an address that supplies n bits of address in the memory array to this memory array (2).・Driver circuit, (4) is a memory array selection circuit that selects the memory array (2) from m-bit address information, (5) is 1
Bit (1=m-1-n+1') address line, (6
) is a write control circuit + (7a) and (7b) are each 1-byte wide write/read data lines.

（７ａ）は偶数番地のデータ線ｔ　（７ｂ）は奇数番地
のデータ線、（８）は偶数番地の上記メモリアレイ（２
１のアドレス情報を生成する１３ピツトの加算器、（９
）は上記アドレス線（５）のアドレス情報のうちの最下
位の１ビツトな入力し、偶数番地か奇数番地かを比較す
る比較回路である。(7a) is a data line t at an even address; (7b) is a data line at an odd address; (8) is the data line t at an even address;
A 13-pit adder that generates 1 address information (9
) is a comparison circuit which inputs the lowest one bit of the address information on the address line (5) and compares whether it is an even number address or an odd number address.

次に動作について説明する。上記比較回路（９）は上記
アドレス線（５）のアドレス情報が偶数番地のときは１
０“を、奇数番地のときは１１″を出方する。Next, the operation will be explained. When the address information on the address line (5) is an even address, the comparison circuit (9) is set to 1.
0", and 11" if the address is an odd number.

また、上記加算回路（８）は上記アドレス線（５）の１
ビツトのうち上位ｍ＋ｎビットを被加数として入力し、
上記比較回路（９）の出力を加数として加算を行う。そ
の加算結果の下位ｎビットは偶数番地のメモリアレイに
おけるメモリアレイ内のアドレス情報として、上記アド
レス・ドライバ回路（３）に入力され、上位ｍビットは
偶数番地のメモリアレイを選択する上記メモリアレイ選
択回路（３）に入力される。Further, the adder circuit (8) is connected to one of the address lines (5).
Input the upper m+n bits of the bits as the summand,
Addition is performed using the output of the comparison circuit (9) as an addend. The lower n bits of the addition result are input to the address driver circuit (3) as address information in the memory array at the even address, and the upper m bits select the memory array at the even address. It is input to circuit (3).

そこで例えば１番地から連続する２バイトつまり１番地
と２番地を読み出す場合は、中央処理装置（図示せず）
などから上記アドレス線（５）にアドレス情報として１
１“が送出される。つまり最下位の１ビットｆ、”、　
％％　１“で上位のｍ−１−’ｎピットは“０“のアド
レス情報が記憶装置（１ａ）に入力される。そこで上記
比較回路（９）の出力は、アドレス情報の最下位ビット
が１１′ｙで奇数番地のためゝ１“であり、上記加算回
路（８）の加数は１１＃となる。また上記加算回路（８
）の被加数ｍ　−１−ｎビットは１０“で加算結果は１
１“どなる。つまり加算結果の上位ｍビットは１０“で
下位ｎビットの値は１１“であり、この下位ｎビットは
上記アドレス・ドライバ回路（３）により偶数番地のメ
モリアレイにメモリアレイ内のアドレス情報へ送出され
る。ところで奇数番地のメモリアレイのアドレス情報ｎ
ビットは、上記アドレス線（５）のアドレス情報ｎビッ
トがそのまま上記アドレス・ドライバ回路（３）から送
出されているため値は“０”である、またメモリアレイ
の選択を行う上位ｍビットのアドレス情報は偶数番地、
奇数番地のメモリアレイともにＸＯ／′であり、上記メ
モリアレイ選択回路（４）により０番地から２−１番地
に該当するメモリアレイが選択される。よって奇数番地
のメモリアレイからは１番地（メモリアレイ内の番地と
しては０番地）が読み出され、偶数番地のメモリアレイ
からは２番地（メモリアレイ内の番地としては１番地）
が読み出され、１回の記憶装置へのアクセスで奇数番地
から始まり連続する２バイトの１番地と２番地が読み出
されたことになる。Therefore, for example, when reading two consecutive bytes from address 1, that is, addresses 1 and 2, the central processing unit (not shown)
1 as address information to the above address line (5) from etc.
1" is sent out. That is, the lowest 1 bit f,",
%% 1", address information of "0" for the upper m-1-'n pits is input to the storage device (1a). Therefore, the output of the comparison circuit (9) is that the lowest bit of the address information is Since 11'y is an odd address, it is "1", and the addend of the adder circuit (8) is 11#. In addition, the above adding circuit (8
), the summand m -1-n bits are 10" and the addition result is 1
1". In other words, the upper m bits of the addition result are 10" and the lower n bits have a value of 11. These lower n bits are sent to the memory array at an even address by the address driver circuit (3). By the way, the address information n of the memory array at an odd address is sent to address information.
The value of the bit is "0" because the n bits of address information on the address line (5) are sent as they are from the address driver circuit (3), and the address of the upper m bits that selects the memory array. Information is even address,
The memory arrays at odd addresses are both XO/', and the memory array selection circuit (4) selects the memory arrays corresponding to addresses 0 to 2-1. Therefore, address 1 (address 0 in the memory array) is read from the memory array at an odd address, and address 2 (address 1 in the memory array) is read from the memory array at an even address.
is read out, and two consecutive bytes of addresses 1 and 2 starting from an odd address are read out in one access to the storage device.

次に２番地と３番地の２バイトを読み出す場合は、上記
アドレス線（５）にはアドレス情報としてゝ２“が送出
され、上記比較回路（９）の出力はアドレス情報が偶数
番地のため１０″となり、上記加算回路（８）の加算結
果は加数が１０″のため被加数である上記アドレス線（
５）のｍ＋ｎビットの値と同じ１１“となる。つまり全
メモリアレイにメモリアレイ内のアドレス情報として１
１″が送出される。よって２番地と３番地の２バイトが
１回のアクセスで読み出される。Next, when reading the 2 bytes at addresses 2 and 3, "2" is sent to the address line (5) as address information, and the output of the comparator circuit (9) is 10 because the address information is an even address. '', and the addition result of the adder circuit (8) has an addend of 10'', so the address line (
The value is 11", which is the same as the value of m+n bits in 5). In other words, the address information in the memory array is 1 for all memory arrays.
1'' is sent. Therefore, 2 bytes at addresses 2 and 3 are read in one access.

また、上記記憶装置（１ａ）への書き込みは、上記薔き
込み制御回路（６）から上記メモリアレイ選択回路（４
）によって選択されたメモリアレイにのみ書き込み信号
が与えられることと、データ線（７ａ）　。Further, writing to the storage device (1a) is performed from the programming control circuit (6) to the memory array selection circuit (4).
), and the data line (7a).

（７ｂ）に書き込みデータが送出されていることが異な
るだけで、書き込み番地を指示するアドレス指定に関す
る上記比較回路（９）、上記加算回路（８）の動作は上
述の読み出しの場合と同様である。以上により任意番地
から始まり連続する２バイトの読み出し又は書き込みが
行える。The operation of the comparator circuit (9) and the adder circuit (8) regarding address designation for specifying the write address is the same as in the read case described above, except that the write data is sent to (7b). . As described above, it is possible to read or write two consecutive bytes starting from an arbitrary address.

なお、上記実施例ではメモリアレイ（２）は１バイトの
データ幅としたが１番地が割り当てられる１語の単位で
あれば何ピットでもよい。また、上記実施例では１回の
アクセスで奇数番地と偶数番地の２個のメモリアレイを
動作させ、２バイト単位にアクセスする記憶装置で説明
したか、２　個（ｋ：１，２，３・・・）のメモリアレ
イを動作させる記憶装置であってもよく、上記実施例と
同様の効果を奏する。この変形例を第３図に示す。図に
おいて、（１ｂ）は記憶装置、（７）はデータ線、’　
（５ａ）はｍ＋ｎ＋にビット　（ｍ＝ｏ　、１．２−ｎ
＝１　。In the above embodiment, the memory array (2) has a data width of 1 byte, but any number of pits may be used as long as it is a unit of 1 word to which 1 address is allocated. In addition, in the above embodiment, two memory arrays at odd and even addresses are operated in one access, and two memory arrays (k: 1, 2, 3, . . ) may be used, and the same effect as the above embodiment can be achieved. This modification is shown in FIG. In the figure, (1b) is a storage device, (7) is a data line,'
(5a) is a bit in m+n+ (m=o, 1.2-n
=1.

２．３・・・　ｋ＝１．２．３・・・）のアドレス線。2.3...k=1.2.3...) address line.

（９ａ）は比較回路である。この比較回路（９ａ）は、
あらかじめスイッチ（図示せず）等によりアドレス情報
の下位にビットに対応して割り付けした２に個のメモリ
アレイの設定値にビットと上記アドレス！（５ａ）にて
送られて（るアドレス情報の下位にビットとを比較し、
送られてくるアドレス情報が設定値より大きい場合は１
１“を小さいか又は等しい場合は１０“を出力するもの
であればよい。また加舞８回路は結果が被加数に１１“
な加えた値か被加数に１０“を加えた値つまり被加数そ
のものが出力される加算機能があればどんな回路でもよ
い。(9a) is a comparison circuit. This comparison circuit (9a) is
The bits and the above address are assigned to the setting values of the 2 to 2 memory arrays, which have been previously allocated in correspondence to the lower bits of the address information using a switch (not shown) or the like! Compare the lower bits of the address information sent in (5a),
1 if the sent address information is larger than the setting value
It may be any device that outputs 10'' if it is less than or equal to 1''. Also, the Kamai 8 circuit has a result of 11" in the summand.
Any circuit may be used as long as it has an addition function that outputs the added value or the summand plus 10'', that is, the summand itself.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によればアドレス情報が偶数番
地か奇数番地かを比較する比較回路とその比較結果によ
りアドレス情報を加算する加算回路とを備え、その加算
結果をメモリアレイのアドレス情報とすることにより、
従来は奇数番地から始まり連続する番地をアクセスする
ときは２回のアクセスが必要であったが、任意番地から
始まり連続する番地を１回のアクセスで行えるので、プ
ログラムの命令やデータを偶数番地に割り付ける作業や
操作をしなくても電子計算機の実行性能を高められる効
果がある。As described above, the present invention includes a comparison circuit that compares whether address information is an even address or an odd address, and an addition circuit that adds address information based on the comparison result, and adds the addition result to the address information of the memory array. By doing so,
Previously, two accesses were required to access consecutive addresses starting from an odd address, but since consecutive addresses starting from an arbitrary address can be accessed in one go, program instructions and data can be accessed at even addresses. It has the effect of improving the execution performance of a computer without any allocation work or operations.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の記憶装置な示す構成図、第２図はこの発
明の一実施例による記憶装置の構成図。 第３図はこの発明の他の実施例による記憶装置の構成図
である。 （１１ｅ　（１ａ）　−（１ｂ）は記憶装置、（２）は
メモリアレイ。 （３１はアドレス・ドライバ回路、（４）はメモリアレ
イ選択回路、　（５）、　（５ａ）はアドレス線、（６
）は書き込み制御回路、　（７１、（７ａ）　、　（７
ｂ）はデータＨ、（ｓ＋は加算回路、　（９１、（９ａ
）は比較回路である。 なお１図中、同一符号は同一、又は相当部分を示す。 代理人葛野信− 第１図 第２図FIG. 1 is a configuration diagram showing a conventional storage device, and FIG. 2 is a configuration diagram of a storage device according to an embodiment of the present invention. FIG. 3 is a block diagram of a storage device according to another embodiment of the present invention. (11e (1a) - (1b) are storage devices, (2) is a memory array. (31 is an address driver circuit, (4) is a memory array selection circuit, (5), (5a) is an address line, (6
) is the write control circuit, (71, (7a), (7
b) is data H, (s+ is an adder circuit, (91, (9a
) is a comparison circuit. In addition, in FIG. 1, the same reference numerals indicate the same or equivalent parts. Agent Makoto Kuzuno - Figure 1 Figure 2

Claims (1)

【特許請求の範囲】[Claims] 記憶装置に送出されるアドレス情報が偶数番地か奇数番
地かを比較ｊる比較回路と、上記比較回路の結果を上記
アドレス情報に加算する加算回路とを備え、上記加算回
路の結果をメモリアレイのアドレス情報としたことを特
徴とする記憶装置。It includes a comparison circuit that compares whether the address information sent to the storage device is an even address or an odd address, and an addition circuit that adds the result of the comparison circuit to the address information, and adds the result of the addition circuit to the memory array. A storage device characterized by containing address information.