JPS5856190B2 - メモリ制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ制御装置に関する。

さら（こ詳細には不良領域を有するメモリの使用を可能
にするためのメモリ制御装置に関する。

磁気バブルメモリチップ等のメモリ媒体を用いてメモリ
装置を構成する場合、伺らかの方法でメモリ領域に冗長
性を設け、磁気バブルチップ内の不良マイナループの存
在を許してチップの歩留りを向上させ、総合的）（ｍ経
済的なメモリ装置を実現する手法は良く知られている。

第１図は従来例を示す。

第１図ｔこおいて、人出カバツファ１は他装置との間の
情報転送を伝送路５を介して１バイト（８ビツト）単位
で行なうとする。

一方、メモリ媒体３は１０個からなる磁気バブルチップ
群と駆動回路群からなり、１０ビツトの伝送路７で再配
列回路２に接続される。

従って本例では、入力８ビツトニ対して１０個の磁気バ
ブルチップが対応することになり、２個の冗長チップを
設けたことになる。

再配列回路２は８ビツトの伝送路６で入出力バッファ１
と、また１０ビツトの伝送路７でメモリ媒体３とそれぞ
れ接続される。

さら１こ伝送路８を介して付加メモリ４と接続されてい
る。

付加メモリ４はメモリ媒体３の不良ループ情報を記憶し
ており、再配列回路２にこの不良ループ情報を与える。

再配列回路２はこの不良ループ情報をもとに、書込み時
は８ビツトの情報を伝送路７の１０ビツト中の良ループ
に対応する８ビツトへ、読出し時は１０ビツトの情報の
中から良ループｔこ対応する８ビツトを伝送路６へそれ
ぞれ再配列して転送する。

この処理は磁気バブルチップの中の各々のマイナループ
に読み書きするべき時刻に行なわれる。

本方式１こよれは、同時にアクセスするデータ８ビツト
（こ対してメモリ媒体は１０ビツト用意されていること
（こなり、同時ｔこ２ビツトまでのメモリ媒体の不良を
許容することが出来る。

一方、１０ビット中３ビット以上の不良が生じた場合、
本方式では救済することが出来ない。

その確率は不良の発生が２項分布に従うと仮定すると、
次式で表わされる。

ただし、α：不良ループ率 今、Ｎ＝１０．Ｍ＝２であり、α−５％とするとＦ＝１
．１５％となる。

この再配列で救済できない１．１５％については該当す
る時刻ではメモリ媒体との転送を行わず、次の正常な８
ビツトを確保できる時刻（こおいて処理するものとする
。

これは、冗長ループを有する通常のバブルメモリを使え
は可能である。

即ち、マイナルーブの冗長度よりＦが小さい限り処理可
能である。

このような方式で、Ｆの値を２％まで許したメモリ装置
があったとする。

この時、何らかの要因で、不良ループ率αが７％となっ
たとすると、Ｐ＝２．８３％となり、不良救済が出来な
くなる。

救済するためには、チップ数を増加して例えば１１チツ
プにして、１１ビツトから８ビツトを選択する再配列ゲ
ートを用いるとＦ＝０．５３％となり救済できるが、メ
モリ媒体を１０％も増加させる必要があり、また新たな
再配列ゲートも必要となり経済的ではない。

第２図１こ、別の従来例による不良ループ救済法を用い
たときのチップ上のデータ配列の例を示す。

本方式は、書き込むべきデータ系列を直列に変換し、不
良ループを回避して、第０チツプの第Ｏループから第７
チツプの第Ｏループ、更（こ第Ｏチップの第１ループと
順次書込んでゆく手法である。

本方式の特徴は第２図の破線で示すように、単位情報で
ある８ビツトが２個以上のループ群１こ分散されて記憶
されることである。

本方式において、例えは第２の単位情報（２０〜２７）
のみ書き換える必要が生じた時、チップ０．１では第３
ループの処理時刻、チップ２〜７では第２ループの処理
時刻で書き込みを行わねばならない。

また、同一時刻において、古いデータを消去して良いチ
ップと古いデータを消去せずに保持しなけれはならない
チップがあるため、チップ毎１こ消去器および消去（こ
関連する論理と回路を必要とし経済的でない。

本発明の目的は上述の欠点をなくし、不良率の大きなチ
ップでも経済的に救済するメモリ制御装置を提供するこ
とにある。

しかして本発明は複数ビットからなる第１単位情報を入
出力情報とし、複数の第１単位情報から語を構成すると
共１こ、第１単位情報より多いビット数から構成すれる
情報を第２単位情報とし、この第２単位情報のビット数
と同数のメモリ媒体を同時（こアクセスするための手段
と、このメモリ媒体の不良領域を記憶するための手段と
、この不良領域の指示をもとに、語と複数の第２単位情
報との間で情報を再配列するための手段を設けることＫ
よって上記目的を遠戚する。

第３図は本発明の一実施例を示す。

図において、１０は線１１を介して８ビツトの入力デー
タが入力されるバッファ、２０はシフトレジスタであり
、線２０１のクロックｃｌこよって線２００上の並列デ
ータを端子Ｐｉから取り込む。

そして端子ＣＬへの線２０２上のクロック信号１１こよ
ってシフトされ、端Ｓｏより直列データｆとして線２０
３に出力する。

４０は欠陥情報を保持する付加メモリである。

２１はシフトレジスタで、線２１１の信号ｇ）こよって
線２１０上の欠陥情報を端子Ｐｉから取り込み、端子Ｃ
Ｌへの線２１２上のクロック信号ｅ（こよってシフトサ
れ、端子Ｓｏより直列に線２１３に出力する。

線２１３に出力された欠陥情報欠ＡＮＤゲート５１に与
えられ、欠陥有の情報の時にＡＮＤゲート５１を閉じて
シフトレジスタ２０からのデータを阻止すると共（こ、
遅延型フリップフロップ６１で遅延されてＡＮＤゲート
５０にも与えられ、シフトレジスタ２０へのシフトクロ
ック信号を制御する。

遅延型フリップフロップ６０および６１は線６２のクロ
ックｂのタイミングで制御される。

２２はまたシフトレジスタであり、端子ＣＬｔこ入力さ
れる線２２１のクロック信号ｅｔコよって線２２０上の
データｊを端子Ｓｉ）こ取り込むと共１こシフトを行な
う。

３０はメモリ媒体であり、クロックｍｌこよってシフト
レジスタ２２の並列出力の書込みを行なう。

７０はクロック制御回路であり、全体の制御を行なう。

クロック制御回路７０の具体例が第４図に示される。

８０．８２および８４はカウンタでありＰＣ端子へのク
ロック１こよってクリアされ、ＣＰ端子へのクロック信
号１こよってカウントアツプを行なう。

８１および８３はデコーダであり、例えはデコーダ８１
はカウンタ８０が８力ウント時１こ信号ｌを出力し、デ
コーダ８３はカウンタ８２が１０カウント時（こ信号ｋ
を出力する。

これは線γ４の信号１こよって変更することもできる。

カウンタ８４は１ビツトのカウンタであり、デコ−ダは
設けられていない。

８５は書込み指示回路でありクロックａおよび信号に１
こ基いて、メモリ媒体３０への書込み指示信号ｍを出力
する。

８６および８７は遅延型フリップフロップである。

次に本回路の動作を第５図のデータの場合について、第
６図に示すタイムチャートを参照して説明する。

第５図をこ示すごとく、本例では第１単位情報を８ビツ
ト、第２単位情報を１０ビツト、語を２個の第１単位情
報で構成する。

８ビツトの入力データＤ。

−Ｄ７は時刻ｔ。、ｔ３において、欠陥情報Ｒｏ−Ｒ９
は時刻ｔ、）、ｔ２に夫々第５図ａ、ｂに小す値であっ
た時、シフトレジスタ２２の出力データＣ３−Ｃ９は時
刻１１，１４において第５図Ｑこ示す値を知る。

第５図すにおいて、ＩＴ １１１となっている所はバブ
ルメモリ領域に欠陥があることを意味し、対応するメモ
リ媒体へのデータは第５図Ｃ）こおいてＯにされている
。

クロックａ、ｂは２相の短周期のクロックであり、クロ
ックｃ 、 ｃ’は長周期Ｔのクロックである。

信号にはシフトレジスタ２２にデータが満ちたことを示
す信号であり、信号ｌはシフトレジスタ２０から８ビツ
トのデータを全て送り出したことを示す信号であり、信
号には信号ｇの間にクロック信号ｅが１０個、信号ｌは
クロックＣの間にクロック信号ｉが８個出たことを示す
。

まず時刻ｔ。

でクロックｃ、９により、データＤｏ−Ｄ７と欠陥情報
馬−Ｒ９がそれぞれ２０，２１に入力される。

この時、シフトレジスタ２０の出力線２０３にはデータ
Ｄ。

（第６図にＯＯで示す）が、シフトレジスタ２１の出力
線２１３（こは欠陥情報Ｒ６がそれぞれ出力されている
。

馬−”Ｏｔｙであるため、ゲ’−ト５１が開き、ゲート
５１の出力はり。

−００である。これはクロックｂの第１クロツク１こよ
り遅延型フリップフロップ６０で遅延されて、線２２０
にはｊで示す時刻に出力される。

そしてクロック信号ｅの第１クロツクでシフトレジスタ
２２に取込まれる。

Ｒｏ＝＝＝ ＩＴ ｏ ９４であったから、遅延型フリ
ップフロップ６１の出力信号りは低レベルであり、クロ
ック信号ｄの第１クロツクはクロック信号ｉの第１クロ
ツクになり、シフトレジスタ２０をシフトさせ、次のデ
ータＤ１を出力させる。

同時にクロック信号ｅの第１クロツクでシフトレジスタ
２１をシフトさせ、次の欠陥情報Ｒ１を出力させる。

ところが、クロック信号ｅの第２のクロックが終了した
時、シフトレジスタ２１の出力線２１３にはＲ２−ｔ＋
１．１１が出力される。

従ってゲ゛−ト５１の出力は０となり、クロック信号ｅ
の第３クロツクでＯがＣ２としてシフトレジスタ２２に
取込まれる。

一方線２１３上のＲ１−１″はクロックｂの第３クロツ
クにより遅延型フリップフロップ６１で遅延され、ゲー
ト５０を閉じる。

従ってシフトレジスタＤ２を出力した状態でシフトされ
ない。

シフトレジスタ２１はクロック信号ｅｔｃより引き続き
シフトされるが、Ｒ３およびＲ４も欠陥を示す１″であ
り、同様（こシフトレジスタ２０はシフトサれず、シフ
トレジスタ２２はＣ３゜Ｃ４と共をこＯとなる。

クロック信号ｅの第５クロツクになると、シフトレジス
タ２１からＲ５−０が出力され、従ってＣ５にはＤ２−
０２が取り込まれ、またシフトレジスタ２０もシフトさ
れる。

以上の動作を繰返すことにより、クロック信号ｅの第１
０クロツクが終了した時点では、第５図Ｃのｔ＝ｔ１ｉ
こ示すデータがシフトレジスタ２２（こ取込まれたこと
（こなる。

このことは、カウンタ８２クロツク信号ｅを計数して信
号にとして出力することにより示される。

信号には第４図に示すごとく、クロックａを信号ｄおよ
びｅとして出力するゲートを閉じる。

次ｔこ時刻ｔ１で信号ｍ（こより、シフトレジスタ２２
のデータはメモリ媒体３０（こ転送される。

次に、クロックＣ′とに′の存在と信号ｌ′の不存在（
こより信号ｇが出力され、次の欠陥情報Ｒ８−Ｒ９をシ
フトレジスタ２１（こ入力し、動作が再開される。

しかし、クロック信号ｉの第８クロツクが終了すると、
信号ｌが出力され、シフトレジスタ２０内のデータＤ。

−Ｄ７は全てシフトレジスタ２２に全て転送したことに
なり、クロックｄおよびｅの送出が阻止させ、再び動作
は停止する。

時刻ｔ３（こクロックＣで新たな次のデータＤ。

−Ｄ７がシフトレジスタ２０をこ入力され、前述と同様
な動作が再開される。

しかしこのサイクルにおいては カウンタ８４の出力は
低レベルとなるため、クロック信号ｅの第１０クロツク
は信号ｌで停止しないで出ている。

これは語のデータを２個の第２単位情報に再配夕１ルた
結果余った情報ビットを用いないことを意味する。

そして次の語のデータは新たな第２単位情報に再配列す
る。

第７図１こ示すごとく、欠陥が多い場合は、更に１つの
第２情報を使用して再配列を行ない、余った情報ビット
は用いないようｔこする。

以上の制御はクロック回路１０で行なう。

第４図のデコーダ８１．８３のデコード条件を外部信号
７４により切替可能とする。

例えは、信号ｋがクロック信号ｅを９個計数した場合に
出力されるようｔこ切替えた場合は、第２単位情報が９
ビツトから構成される場合に相当する。

同様に第１単位情報のビット数の変更、語を構成する第
１単位情報数の変更も可能である。

なお、本例の説明ではメモリへの書込時についてのみ述
べたが、読出し時も第３図の回路を用い制御回路での制
御を変えることにより、上述した変換と同様の手法で逆
変換を行うことが出来る。

また本例の説明では、第３図に示すよう１こシフトレジ
スタによりデータを並列直列並列変換する場合について
述べているが、組合せ回路から成る再配列回路も実現出
来る。

また本例では説明を容易Ｅこするため、磁気バブルメモ
リについて述べたが他のメモｌＪｒこも同様の回路を利
用することが出来る。

以上述べた本発明によれは、上述の例の場合２０個のエ
リアについて４個までの欠陥を許容することが出来る。

従って欠陥救済能力が増加し救済出来ない確率は前述し
た（１）式において、Ｎ＝２０ 、 ａ−０，０７％、
Ｍ＝４．：！：しテ、７’＝ １．０７％となり、従来
技術の１／２以下ｔコなり、比較的簡単な回路で、欠陥
救済能力の大きな不良救済回路が実現出来る。

もちろんＮを大きくすれは更１こ救済能力が増加するこ
とは言うまでもない。

また同の回路であるが入力条件を切替えることにより単
位情報ビット数等の条件が異なる装置（こも使用するこ
とが出来るので、回路の汎用性が得られる。

【図面の簡単な説明】

第１図は従来例を示すブロック図、第２図は他の従来例
を説明するためのチップ上のデータ配列を示す図、第３
図は本発明の一実施例を示すブロック図、第４図は第３
図のクロック制御回路の具体例を示す図、第５図は本発
明の一実施例を説明するための図、第６図は第３図、第
４図を説明するタイメチヤード、第７図は本発明を説明
する第５図と同様な図である。 １０・・・・・・バッファ、２０，２１および２２・・
聞シフトレジスタ、３０・・・・・・メモリ媒体、４ｏ
・・曲付加メモリ、７０・・・・・・クロック制御回路
。

Claims (1)

【特許請求の範囲】
1. １ 複数ビットからなる第４単位情報を入出力情報とし
   、複数の第１単位情報から語を構成するメモリの制御装
   置１こおいて、上記第１単位情報より多いビット数から
   構ｆｊ、すれる情報を第２単位情報とし、該第２単位情
   報のビット数と同数のメモリ媒体を同時（こアクセスす
   るための手段と、上記メモリ媒体の不良領域を記憶する
   ための手段と、および該不良領域記憶手段からの指示を
   もとに、上記語と複数の第２単位情報との間で情報を再
   配列するための手段とからなることを特徴とするメモリ
   制御装置。