JPS5853809B2 - クロツクパルス再生回路 - Google Patents
クロツクパルス再生回路Info
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- JPS5853809B2 JPS5853809B2 JP52153849A JP15384977A JPS5853809B2 JP S5853809 B2 JPS5853809 B2 JP S5853809B2 JP 52153849 A JP52153849 A JP 52153849A JP 15384977 A JP15384977 A JP 15384977A JP S5853809 B2 JPS5853809 B2 JP S5853809B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、受信信号からジッタおよび定常位相ずれの少
ないクロックパルスを再生するためのクロックパルス再
生回路に関するものである。
ないクロックパルスを再生するためのクロックパルス再
生回路に関するものである。
ＮＲＺ信号中からジッタの少ないクロックパルスを再生
するための従来の方法としては、一度再生したクロック
パルスをざらにＱの高いフィルタに通す方法またはＰＬ
Ｌ（位相同期ループ）を用いたクロックパルス再生回路
において再生クロックパルスと入力信号の位相差に対す
る再生クロックパルスの位相追従感度を下げる方法が用
いられてきた。
するための従来の方法としては、一度再生したクロック
パルスをざらにＱの高いフィルタに通す方法またはＰＬ
Ｌ（位相同期ループ）を用いたクロックパルス再生回路
において再生クロックパルスと入力信号の位相差に対す
る再生クロックパルスの位相追従感度を下げる方法が用
いられてきた。
しかしながら、前者のＱの高いフィルタを用いる方法は
、フィルタを通すことにより、再生クロックパルスの位
相が信号に対してずれるため、位相遅延調整用の遅延回
路を必要とする。
、フィルタを通すことにより、再生クロックパルスの位
相が信号に対してずれるため、位相遅延調整用の遅延回
路を必要とする。
また、回路がアナログ的であるため集積化が困難で、さ
らに、ひき込み時間がかかり、温度による定常位相ずれ
のばらつき等積々な欠点がある。
らに、ひき込み時間がかかり、温度による定常位相ずれ
のばらつき等積々な欠点がある。
後者の位相追従感度を下げる方法は、再生クロックパル
スと入力信号の位相の平均値との差が小さくなるに従っ
て、入力信号のジッタのため、再生クロックパルスの位
相と入力信号の位相が交差する回数が多くなり、入力信
号の位相が再生クロックパルスの位相を越えて、ジッタ
している入力信号の位相の平均から再生クロックパルス
の位相を遠ざける方向へ制御が働らく確率も高くなるた
め、再生クロックパルスの位相が入力信号の位相の平均
に達するまでに非常に時間がかかる。
スと入力信号の位相の平均値との差が小さくなるに従っ
て、入力信号のジッタのため、再生クロックパルスの位
相と入力信号の位相が交差する回数が多くなり、入力信
号の位相が再生クロックパルスの位相を越えて、ジッタ
している入力信号の位相の平均から再生クロックパルス
の位相を遠ざける方向へ制御が働らく確率も高くなるた
め、再生クロックパルスの位相が入力信号の位相の平均
に達するまでに非常に時間がかかる。
逆に、位相追従感度を上げると再生クロックパルスのジ
ッタは大きくなる欠点があった。
ッタは大きくなる欠点があった。
本発明の目的は、前記の欠点を除いたクロック再生回路
を提供することにある。
を提供することにある。
本発明はＮ個（Ｎの正の整数）の入力信号の変化点につ
いて、入力信号と再生クロックパルスの位相差の平均を
直接求め、これにより発振源を分周して再生クロックパ
ルスを出力しているカウンタをリセットする方法により
、入力信号のＮ個の変化点における前記の位相差平均に
対して再生クロックパルスの位相を合わせることを特徴
とする。
いて、入力信号と再生クロックパルスの位相差の平均を
直接求め、これにより発振源を分周して再生クロックパ
ルスを出力しているカウンタをリセットする方法により
、入力信号のＮ個の変化点における前記の位相差平均に
対して再生クロックパルスの位相を合わせることを特徴
とする。
すなわち入力信号のＮ個の信号変化点を検出すれば引き
込みが行なわれるのでひき込み時間はこの検出時間より
長くなることはない。
込みが行なわれるのでひき込み時間はこの検出時間より
長くなることはない。
以下図面を参照して詳細に説明する。
第１図は本発明におけるクロックパルス再生回路に関す
る具体例であり、そのタイムチャートを第２図および第
３図に示す。
る具体例であり、そのタイムチャートを第２図および第
３図に示す。
以下、第１図を第２図を用いて説明する。
１１は発振回路、１２は発振回路１１の出力Ｘ１１（第
２図ｅ）をカウントし再生クロックパルスを発生する分
周比１／Ｍ（Ｍは２以上の整数）のカウンタである。
２図ｅ）をカウントし再生クロックパルスを発生する分
周比１／Ｍ（Ｍは２以上の整数）のカウンタである。
出力Ｘ１□（第２図ｂ）は再生クロックパルスである。
１４は再生クロックパルスＸ１２と入力信号Ｘ□。
の位相差に比例する輻のパルスｘ１．（第２図ａ）を発
生して、ゲート回路１３のゲートを開閉するた、めのゲ
ート信号発生回路である。
生して、ゲート回路１３のゲートを開閉するた、めのゲ
ート信号発生回路である。
この回路１４はフロップフロップ２１を用いて、再生ク
ロックパルスＸ１２の立上りで受＠信号を遅延させるフ
リップフロップ２１と、フリップフロップ２１の入力と
出力（第２図Ｃ）の排他的論理和をとる回路（Ｅｘｃｌ
ｕｓｉｖｅ−ＯＲｇａｔｅ）２２とで横取されている。
ロックパルスＸ１２の立上りで受＠信号を遅延させるフ
リップフロップ２１と、フリップフロップ２１の入力と
出力（第２図Ｃ）の排他的論理和をとる回路（Ｅｘｃｌ
ｕｓｉｖｅ−ＯＲｇａｔｅ）２２とで横取されている。
ゲート回路１３はゲート信号ｘ、４（第２図ｄ）によっ
て、高速パルス列Ｘ１□（第２図ｅ）の通過、遮断を行
うゲート回路である。
て、高速パルス列Ｘ１□（第２図ｅ）の通過、遮断を行
うゲート回路である。
１５は分周比１／Ｎ（Ｎは２以上の整数）のカウンタで
あり、出力Ｘ１５の一周期に対して入力パルス列Ｘ１８
（第２図ｆ）をＮ個カウントする。
あり、出力Ｘ１５の一周期に対して入力パルス列Ｘ１８
（第２図ｆ）をＮ個カウントする。
１６は信号ＸＩＯの変化点の数をカウントするための分
周比１／２Ｎのカウンタであり、ここに示す具体例では
、回路２１の出力の変化点の数すなわち、回路５１の出
力をＮ個カウントすると、出力は立上り、第２図ｇで示
すように後述のパルスＸ２ｇで立下る。
周比１／２Ｎのカウンタであり、ここに示す具体例では
、回路２１の出力の変化点の数すなわち、回路５１の出
力をＮ個カウントすると、出力は立上り、第２図ｇで示
すように後述のパルスＸ２ｇで立下る。
１７は、カウンタ１６の出力Ｘ１６（第２図ｇ）によっ
て、カウンタ１５の出力Ｘ１５かあるいは高速パルス列
Ｘｌｌのいずれかを通過させるためのゲート回路である
。
て、カウンタ１５の出力Ｘ１５かあるいは高速パルス列
Ｘｌｌのいずれかを通過させるためのゲート回路である
。
すなわち、Ｘ １３が低レベルであれば、カウンタ１５
の出力Ｘ１５がゲート回路１７を通過するが、Ｘ１６が
高レベルになると、高速パルス列Ｘｌｌがゲート回路１
７を通過する。
の出力Ｘ１５がゲート回路１７を通過するが、Ｘ１６が
高レベルになると、高速パルス列Ｘｌｌがゲート回路１
７を通過する。
回路１８は、クロックパルスの１周期に相当する時間だ
け高速パルスＸｌｌをカウントすると立上る分周比１／
２Ｍカウンタである。
け高速パルスＸｌｌをカウントすると立上る分周比１／
２Ｍカウンタである。
さて、タイムチャート第２図に示すように、カウンター
６の出力ｘｔｅは、ＸＩＯの変化した数をＮ個カウント
して、時間ＴＮ経って立ち上っている。
６の出力ｘｔｅは、ＸＩＯの変化した数をＮ個カウント
して、時間ＴＮ経って立ち上っている。
他方、この区間ＴＮに、ｘｔｏとＸ１２の位相差に相当
するパルスＸ１４はＮ回発生する。
するパルスＸ１４はＮ回発生する。
そこで、Ｘ１４とｘｔｔをＡＮＤ回路１３へ入力すると
、第２図ｆに示すように、ＸＩＯとＸ１□の位相差に比
例したパルス数を有する群Ｘ□３がＮ群発生する。
、第２図ｆに示すように、ＸＩＯとＸ１□の位相差に比
例したパルス数を有する群Ｘ□３がＮ群発生する。
Ｘ１３の各群のパルス数ｍｋ（ｋ＝ １ 、２ 、 ・
”Ｎ ）は、ｘｔｏの変化した時点からＸ１２の立ち上
るまでの位相差に比例している。
”Ｎ ）は、ｘｔｏの変化した時点からＸ１２の立ち上
るまでの位相差に比例している。
そこで、カウンター５、および１５の出力を回路１７を
通してカウントするカウンター８によってカウントする
と、カウンター５および１８の有する数値情報は、 Σ
′ｍｋで与えられ１（＝す る。
通してカウントするカウンター８によってカウントする
と、カウンター５および１８の有する数値情報は、 Σ
′ｍｋで与えられ１（＝す る。
ここで、カウンター５の分周比は１／Ｎである。従って
、ｉ品ｋをＮで割った値のうち、小数点より上で表わせ
る整数値がカウンター８へ、また、割り切れない残数が
カウンター５へ残ることになる。
、ｉ品ｋをＮで割った値のうち、小数点より上で表わせ
る整数値がカウンター８へ、また、割り切れない残数が
カウンター５へ残ることになる。
以上のように、ｘｌｏのパルス変化点とＸｌ、）立ち上
りの時間差はパルスＸｌｌをゲート１３により０Ｎ−Ｏ
ＦＦＬ、てそのパルス列よりカウンター５゜１８を使っ
て測定している。
りの時間差はパルスＸｌｌをゲート１３により０Ｎ−Ｏ
ＦＦＬ、てそのパルス列よりカウンター５゜１８を使っ
て測定している。
そこで、ＴＮ時間経って、カウンター６の出力Ｘ１６が
立ち上った瞬間には、カウンター５と１８のもつ数値情
報は、Σｍｋで表わされるＮ個のゲートパルスＸ１４の
、に＝１ パルス幅の加算値≠Ｎｘ（ゲートパルスｘ１４のパルス
幅の平均）≠Ｎｘ （＠号ＸＩＯの変化点から、パルス
Ｘ１２の立上りまでの時間の平均）に相当する。
立ち上った瞬間には、カウンター５と１８のもつ数値情
報は、Σｍｋで表わされるＮ個のゲートパルスＸ１４の
、に＝１ パルス幅の加算値≠Ｎｘ（ゲートパルスｘ１４のパルス
幅の平均）≠Ｎｘ （＠号ＸＩＯの変化点から、パルス
Ｘ１２の立上りまでの時間の平均）に相当する。
このとき、カウンター８のもつ数値情報は信号Ｘ１ｏの
変化点から再生クロックパルスＸ１□の立上りまでの時
間平均に対し、誤差はわずか高速パルスｘ１１のパルス
幅にすぎない。
変化点から再生クロックパルスＸ１□の立上りまでの時
間平均に対し、誤差はわずか高速パルスｘ１１のパルス
幅にすぎない。
この誤差ハ、Ｘｌｌの周波数を高くすることによって実
用上全く問題にならない程度に小さくすることができる
。
用上全く問題にならない程度に小さくすることができる
。
カウンター８はパルス下、１をクロックパルスの１周期
分（これをＴ。
分（これをＴ。
、Ｉ、にとする）カウントすると立上るものを用いてい
る。
る。
従って、回路１６の出力が立上って、高速パルス列Ｘｌ
ｌをカウンター８へ入力すると、カウンタ１８は、クロ
ックパルスの１周期の時間より、信号Ｘ１ｏの変化点か
ら再生クロックパルスｘ１□の立上りまでの時間の平均
（これをＴａとする）を引いた差の時間だけカウントし
て立上る。
ｌをカウンター８へ入力すると、カウンタ１８は、クロ
ックパルスの１周期の時間より、信号Ｘ１ｏの変化点か
ら再生クロックパルスｘ１□の立上りまでの時間の平均
（これをＴａとする）を引いた差の時間だけカウントし
て立上る。
すなわち、カウンタ１８の出力Ｘ１８（第２図ｈ）が立
ち上った瞬間は再生クロックパルスＸ１２の立ち上りを
基準にして信号ｘｔｏの位相面を区間ＴＮの後、Ｘ１６
が立ち上ってからＴＯＬＫ−Ｔａだけ遅れた時間に相当
する。
ち上った瞬間は再生クロックパルスＸ１２の立ち上りを
基準にして信号ｘｔｏの位相面を区間ＴＮの後、Ｘ１６
が立ち上ってからＴＯＬＫ−Ｔａだけ遅れた時間に相当
する。
このときの誤差は高速パルスＸｌｌの幅だけである。
従って、カウンタ出力によりクロックパルスを発生して
いるカウンタ１２をリセットすると、再生クロックパル
スＸ□２は、ジッタしている入力信号変化点の平均位相
に対して位相同期がかけられる。
いるカウンタ１２をリセットすると、再生クロックパル
スＸ□２は、ジッタしている入力信号変化点の平均位相
に対して位相同期がかけられる。
回路２７゜２８．２９はカウンタ１８が立上った後、カ
ウンタ１２，１５，１６および１８自身をリセットする
ための回路である。
ウンタ１２，１５，１６および１８自身をリセットする
ための回路である。
回路１８出力が立上ると微小時間（高速パルスＸｌｌの
幅だけ）遅れて回路２９の出力ｘ２．（第２図ｉ）が立
上って、各カウンタ１２，１５，１６および１８をリセ
ットする。
幅だけ）遅れて回路２９の出力ｘ２．（第２図ｉ）が立
上って、各カウンタ１２，１５，１６および１８をリセ
ットする。
この結果、カウンタ１２の出力は低状態にセットされ、
他のカウンタ１５，１６．１８も初期状態にもどる。
他のカウンタ１５，１６．１８も初期状態にもどる。
回路１および回路２は電源をＯＮした直後信号Ｘ１０の
変化点よりリセットパルスＸ７を発生して、カウンタ１
２，１５．１６および１８をリセットして再生クロック
パルスのｘ１２を予備的に位相同期をとるための回路で
ある。
変化点よりリセットパルスＸ７を発生して、カウンタ１
２，１５．１６および１８をリセットして再生クロック
パルスのｘ１２を予備的に位相同期をとるための回路で
ある。
回路１、回路２についても第３図を参照して説明する。
電源をＯＮすると、時定数Ｒ１Ｃ１の回路１の出力は電
圧■に向かって立ち上ってくるが、出力ｘ１（第３図ａ
）がある電圧Ｖｃより低いときには、セラｌ−ＩＪ全セ
フ回路３，４の出力ｘ４（第３図ｂ）は高レベルのまま
である。
圧■に向かって立ち上ってくるが、出力ｘ１（第３図ａ
）がある電圧Ｖｃより低いときには、セラｌ−ＩＪ全セ
フ回路３，４の出力ｘ４（第３図ｂ）は高レベルのまま
である。
Ｘｏが回路４の入力比較基準電圧Ｖｏより高くなると、
回路３の入力すなわち回路７の出力Ｘ７の低レベルに対
して、セットリセット回路３，４は応答可能になる。
回路３の入力すなわち回路７の出力Ｘ７の低レベルに対
して、セットリセット回路３，４は応答可能になる。
さて、Ｘ４が立上った状態では信号ＸＩＯはゲート回路
５により反転して、第３図ｄのとと＜ｘ５となる。
５により反転して、第３図ｄのとと＜ｘ５となる。
Ｘ５の立上りに対して、第２図に示すように、回路７の
出力ｘ７（第３図ｅ）は瞬時的に（ｘｌｌのパルス幅だ
け）低状態になる。
出力ｘ７（第３図ｅ）は瞬時的に（ｘｌｌのパルス幅だ
け）低状態になる。
Ｘ７の信号はゲート２８を通って、回路２９により出力
され、カウンタ１２，１５．１６および１８をリセット
する。
され、カウンタ１２，１５．１６および１８をリセット
する。
従って回路１より電源ＯＮを示す信号、すなわち、ひき
込みの開始を知らせる信号を回路２へ送ってやると、回
路２では入力信号ｘ０゜の信号変化点に対してリセット
パルスを出力して、カウンタ１２゜１５．１６および１
８をリセットする。
込みの開始を知らせる信号を回路２へ送ってやると、回
路２では入力信号ｘ０゜の信号変化点に対してリセット
パルスを出力して、カウンタ１２゜１５．１６および１
８をリセットする。
この結果電源をＯＮＬ、た始めに、再生クロックパルス
を入力信号の変化点に対して予備的に引き込ませること
ができる。
を入力信号の変化点に対して予備的に引き込ませること
ができる。
第４図は第１図において回路１の代りに引き込みの開始
を知らせるパルスを発生する回路であり、第４図の回路
の出力ｘａｓを第１図のＸ、の代りに用いることも可能
である。
を知らせるパルスを発生する回路であり、第４図の回路
の出力ｘａｓを第１図のＸ、の代りに用いることも可能
である。
すなわち、第４図に示される回路は入力信号Ｘ１ｏと再
生クロックパルスＸ１□との位相関係を判断して強制的
にＸ１２をＸＩＯに対して同期させるための命令を発生
させている。
生クロックパルスＸ１□との位相関係を判断して強制的
にＸ１２をＸＩＯに対して同期させるための命令を発生
させている。
第５図、第６図および第７図は第４図のタイムチャート
である。
である。
電源ＯＮ時には、Ｘｌ。に対してＸＨがひき込んでいる
場合が第５図で、そうでない場合が第６図または第７図
の状態になる。
場合が第５図で、そうでない場合が第６図または第７図
の状態になる。
電源ＯＮ時には、この３通り以外にはあり得ない。
以下第５図、第６図および第７図を参照して第４図を説
明する。
明する。
第４図において、回路３１、回路３２はそれぞれある定
まった時間だけ、入力信号ｘｔｏおよび再生クロックパ
ルスＸ１２を遅延するための遅延回路である。
まった時間だけ、入力信号ｘｔｏおよび再生クロックパ
ルスＸ１２を遅延するための遅延回路である。
本具体例の場合それぞれシフトレジスタにより実現して
いる。
いる。
入力信号Ｘ１６は、再生クロックパルスの遅延出力Ｘ３
２により、回路３４でタイミング抽出される。
２により、回路３４でタイミング抽出される。
他力、入力信号の遅延出力ｘ３□は回路３３でタイミン
グ抽出される。
グ抽出される。
それぞれのタイミング抽出回路は本具体例では、フリッ
プフロップ回路を用いて実現され、出力Ｘ３３は非反転
出力より、出力Ｘ３４は反転出力より取り出されている
。
プフロップ回路を用いて実現され、出力Ｘ３３は非反転
出力より、出力Ｘ３４は反転出力より取り出されている
。
回路３５はそれぞれタイミング抽出した結果のＸ３３
ｔ Ｘ３４より、ビット単位で再生クロックパルスが入
力信号に対してひき込まれているか否かを表わすパルス
を出力する。
ｔ Ｘ３４より、ビット単位で再生クロックパルスが入
力信号に対してひき込まれているか否かを表わすパルス
を出力する。
回路３６は入力信号に変化点があったときにパルスを発
生する回路であり、この出力ｘ３６によって、シフトレ
ジスタ３７は、人力Ｘ３５をシフトする。
生する回路であり、この出力ｘ３６によって、シフトレ
ジスタ３７は、人力Ｘ３５をシフトする。
シフトレジスタの各出力Ｑｔ 、Ｑ２・・・はＮＡＮＤ
回路３８へ入力され、回路３８の出力Ｘ３８が立下ると
き、再生クロックパルスのひき込み操作開始を意味する
。
回路３８へ入力され、回路３８の出力Ｘ３８が立下ると
き、再生クロックパルスのひき込み操作開始を意味する
。
さて、第５図は、再生クロックパルスＸ１２と入力信号
ｘｔｏの位相同期がとれている場合である。
ｘｔｏの位相同期がとれている場合である。
すなわち、Ｘ３□が立上った直後ではＸ３３とＸ３４は
同じ値であるため排他的論理和回路（Ｅｘｃｌｕｓｉｖ
ｅ−ＯＲｇａｔｅ ） ３５を通った後に低レベルにな
る。
同じ値であるため排他的論理和回路（Ｅｘｃｌｕｓｉｖ
ｅ−ＯＲｇａｔｅ ） ３５を通った後に低レベルにな
る。
この結果を回路３７でシフトしてＮＡＮＤゲート３８を
通した場合には出力Ｘ３ｇは常に高レベルのままである
。
通した場合には出力Ｘ３ｇは常に高レベルのままである
。
第６図は再生クロックパルスＸ□２と入力信号ＸＩＯの
位相同期がとれていない場合で、特に入力信号Ｘ□。
位相同期がとれていない場合で、特に入力信号Ｘ□。
の力が位相が進んでいる場合である。
第７図のごとく入力信号の位相が遅れている場合にも同
様に説明される。
様に説明される。
このときには、Ｘ３□が立上った直後では、ｘｓｓとＸ
３４は異なった値であるため、回路３５を通った後は高
レベルになる。
３４は異なった値であるため、回路３５を通った後は高
レベルになる。
この結果を回路３７でシフトしてＮＡＮＤゲート３８を
通した場合には出力Ｘ３８は低レベルになる。
通した場合には出力Ｘ３８は低レベルになる。
そこで、第１図においてＸ３８がＸ、の代りに入力され
ると、回路２で、入力信号ＸＩＯの変化侭でリセットパ
ルスが発生して予備的に位相同期がとられる。
ると、回路２で、入力信号ＸＩＯの変化侭でリセットパ
ルスが発生して予備的に位相同期がとられる。
再生クロックパルス入力信号に対して位相同期すると、
Ｘ３８は高レベルにもどり、回路２からの位相同期パル
スを発生しなくなる。
Ｘ３８は高レベルにもどり、回路２からの位相同期パル
スを発生しなくなる。
すなわち、本発明の第４図に示す回路を用いると、電源
０Ｎ−ＯＦＦに限らず伺らかの原因（例えは雑音）で位
相の同期がはずれた場合にも短時間で予備的に引き込む
ことが可能である。
０Ｎ−ＯＦＦに限らず伺らかの原因（例えは雑音）で位
相の同期がはずれた場合にも短時間で予備的に引き込む
ことが可能である。
第４図において、シフトレジスフ３７の出力が全部高レ
ベルになったときのみに、出力Ｘ３８が低レベルを示す
ようにしであるのは、瞬時的な雑音で回路３５出力が高
レベルになった場合に、引き込み開始パルスを発生しな
いためである。
ベルになったときのみに、出力Ｘ３８が低レベルを示す
ようにしであるのは、瞬時的な雑音で回路３５出力が高
レベルになった場合に、引き込み開始パルスを発生しな
いためである。
すなわち、瞬時的な雑音で同期（まずれと見なして引き
込みパルスを発生してしまうと、その毎に、再生クロッ
クパルスは入力信号の変化点に対して同期させられてし
まい、ジッタ抑圧がかからない。
込みパルスを発生してしまうと、その毎に、再生クロッ
クパルスは入力信号の変化点に対して同期させられてし
まい、ジッタ抑圧がかからない。
以上説明して来たように本発明に示すクロックパルス再
生回路を用いると、ジッタしている入力信号の位相の平
均を直接求めてその平均に対して再生クロックパルスを
発生しているカウンタをリセットする力法で、再生クロ
ックパルスの位相同期をとっているため短時間で入力信
号の位相に対して同期することが可能であり、平均化作
用により入力信号のジッタは抑圧される。
生回路を用いると、ジッタしている入力信号の位相の平
均を直接求めてその平均に対して再生クロックパルスを
発生しているカウンタをリセットする力法で、再生クロ
ックパルスの位相同期をとっているため短時間で入力信
号の位相に対して同期することが可能であり、平均化作
用により入力信号のジッタは抑圧される。
また、本発明において、引き込み開始パルス発生回路を
用いてクロックパルス再生回路を構成した場合には、入
力信号中の雑音、電源からの雑音、電源の０Ｎ−ＯＦＦ
等伺６かの原因で位相同期がはずれた場合にも実用上使
用可能な範囲にまで、短時間で予備的に引き込ませるこ
とができる。
用いてクロックパルス再生回路を構成した場合には、入
力信号中の雑音、電源からの雑音、電源の０Ｎ−ＯＦＦ
等伺６かの原因で位相同期がはずれた場合にも実用上使
用可能な範囲にまで、短時間で予備的に引き込ませるこ
とができる。
さらに、本発明におけるクロックパルス再生回路はほと
んどすべてテイジタル回路から構成されているため、回
路の集積化が可能であるばかりでなく、温度変化等によ
る定常位相ずれは発生しない。
んどすべてテイジタル回路から構成されているため、回
路の集積化が可能であるばかりでなく、温度変化等によ
る定常位相ずれは発生しない。
第１図は本発明のクロック再生回路の具体例、第２図お
よび第３図は本発明第１図を説明するためのタイムチャ
ート、第４図は本発明のクロック再生回路においてひき
込みの開始を知らせるパルスを発生する回路の具体例、
第５図は第４図の回路で位相同期がとれている場合のタ
イムチャート、第６図および第７図は第４図の回路で位
相同期がとれていない場合のタイムチャートをそれぞれ
示す。 １１・・・・・・発振回路、１２，１５，１６，１８・
・・・・・カウンタ、１３，１７．２８・・・・・・ゲ
ート回路、１４・・・・・・ゲート信号発生回路、３１
，３２・・・・・・遅延回路、１・・・・・・ＲＣ回路
、２，３・・・・・・フリップフロップ。
よび第３図は本発明第１図を説明するためのタイムチャ
ート、第４図は本発明のクロック再生回路においてひき
込みの開始を知らせるパルスを発生する回路の具体例、
第５図は第４図の回路で位相同期がとれている場合のタ
イムチャート、第６図および第７図は第４図の回路で位
相同期がとれていない場合のタイムチャートをそれぞれ
示す。 １１・・・・・・発振回路、１２，１５，１６，１８・
・・・・・カウンタ、１３，１７．２８・・・・・・ゲ
ート回路、１４・・・・・・ゲート信号発生回路、３１
，３２・・・・・・遅延回路、１・・・・・・ＲＣ回路
、２，３・・・・・・フリップフロップ。
Claims (1)
- １ 人力信号からクロックパルスを再生するクロックパ
ルス再生回路において、発振回路１１と、前記発振回路
出力をカウントする分周比１／Ｍ（Ｍは２以上の整数）
の第１のカウンタ１２と、高速パルス列を通過あるいは
しゃ断する第１のゲート回路１３と、前記入力信号と前
記第１のカウンタ出力の位相差に比例する幅を有するパ
ルスを発生して前記第１のゲート回路のゲートを開閉す
るゲート信号発生回路１４と、前記第１のゲート回路の
出力をカウントする分局比１／Ｎ（Ｎは２以上の整数）
の第２のカウンタ１５と、前記入力信号の変化した数を
カウントするための分周比１／２Ｎの第３のカウンタ１
６と、前記第３のカウンタ出力により前記高速パルス列
および前記第２のカウンタ出力のうちいずれか一力を選
択して通過させる第２のゲート回路１７と、前記第２の
ゲート回路出力をカウントする分周比１／（２Ｍ）の第
４のカウンタ１８を含み、少なくとも前記第４のカウン
タ出力により前記第１、第２、第３および第４のカウン
タをリセットし前記第１のカウンタ出力を前記クロック
パルスとすることを特徴とするクロックパルス再生回路
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52153849A JPS5853809B2 (ja) | 1977-12-20 | 1977-12-20 | クロツクパルス再生回路 |
| AU42259/78A AU518524B2 (en) | 1977-12-20 | 1978-12-06 | Clock pulse regenerator |
| US05/969,120 US4227251A (en) | 1977-12-20 | 1978-12-13 | Clock pulse regenerator |
| CA318,180A CA1115356A (en) | 1977-12-20 | 1978-12-19 | Clock pulse regenerator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52153849A JPS5853809B2 (ja) | 1977-12-20 | 1977-12-20 | クロツクパルス再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5485661A JPS5485661A (en) | 1979-07-07 |
| JPS5853809B2 true JPS5853809B2 (ja) | 1983-12-01 |
Family
ID=15571436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52153849A Expired JPS5853809B2 (ja) | 1977-12-20 | 1977-12-20 | クロツクパルス再生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4227251A (ja) |
| JP (1) | JPS5853809B2 (ja) |
| AU (1) | AU518524B2 (ja) |
| CA (1) | CA1115356A (ja) |
Families Citing this family (24)
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|---|---|---|---|---|
| FR2452828A1 (fr) * | 1979-03-26 | 1980-10-24 | Materiel Telephonique | Dispositif de reconstitution d'horloge |
| DE2943865B2 (de) * | 1979-10-30 | 1981-07-30 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur empfangsseitigen Taktrückgewinnung bei digitaler taktgebundener Nachrichtenübertragung |
| USRE36803E (en) * | 1980-04-22 | 2000-08-01 | Sony Corporation | Bit clock reproducing circuit |
| JPS56160157A (en) * | 1980-04-22 | 1981-12-09 | Sony Corp | Bit clock reproducing circuit |
| DE3105120A1 (de) * | 1980-07-22 | 1982-02-25 | Siemens AG, 1000 Berlin und 8000 München | Regenerator mit coderegel-verletzungspruefer |
| EP0054322B1 (en) * | 1980-12-12 | 1985-07-03 | Philips Electronics Uk Limited | Phase sensitive detector |
| US4400667A (en) * | 1981-01-12 | 1983-08-23 | Sangamo Weston, Inc. | Phase tolerant bit synchronizer for digital signals |
| US4740998A (en) * | 1981-03-30 | 1988-04-26 | Data General Corporation | Clock recovery circuit and method |
| US4611335A (en) * | 1981-09-30 | 1986-09-09 | Hitachi, Ltd. | Digital data synchronizing circuit |
| US4535459A (en) * | 1983-05-26 | 1985-08-13 | Rockwell International Corporation | Signal detection apparatus |
| IT1214377B (it) * | 1984-06-13 | 1990-01-18 | Torino Sip Societa Italiana Pe | Circuito numerico per l estrazione di segnali di sincronismo da un flusso seriale di dati codificati |
| US4694196A (en) * | 1984-12-07 | 1987-09-15 | American Telephone And Telegraph Company And At&T Information Systems | Clock recovery circuit |
| FR2577088B1 (fr) * | 1985-02-07 | 1987-03-06 | Thomson Csf Mat Tel | Repeteur pour distribution d'horloge tripliquee |
| US4622586A (en) * | 1985-04-04 | 1986-11-11 | Rca Corporation | Digital slicer having a pulse-width locked loop |
| ATE66768T1 (de) * | 1985-06-10 | 1991-09-15 | Siemens Ag | Taktregenerator. |
| DE3536031A1 (de) * | 1985-10-09 | 1987-04-09 | Bbc Brown Boveri & Cie | Verfahren zur analyse und synthese von binaeren zeichen |
| US4929849A (en) * | 1988-12-09 | 1990-05-29 | Coherent Communications Systems Corp. | Noise suppression in recovery of clock from NRZ data |
| JP2933751B2 (ja) * | 1990-08-10 | 1999-08-16 | 株式会社リコー | デジタルデータの検出回路及びその検出方法 |
| JPH0831847B2 (ja) * | 1991-10-09 | 1996-03-27 | 株式会社ネットワークサプライ | ディジタル信号中継伝送装置 |
| US5642068A (en) * | 1994-08-08 | 1997-06-24 | Mosaid Technologies Incorporated | Clock period dependent pulse generator |
| US5799048A (en) * | 1996-04-17 | 1998-08-25 | Sun Microsystems, Inc. | Phase detector for clock synchronization and recovery |
| DE10064929A1 (de) * | 2000-12-23 | 2002-07-04 | Alcatel Sa | Verfahren und Kompensationsmodul zur Phasenkompensation von Taktsignalen |
| TW531964B (en) * | 2001-12-31 | 2003-05-11 | Winbond Electronics Corp | Frequency signal starting apparatus and its method |
| US7664214B2 (en) * | 2002-09-24 | 2010-02-16 | Standard Microsystems Corporation | System and method for transferring data among transceivers substantially void of data dependent jitter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7111888A (ja) * | 1971-08-28 | 1973-03-02 | ||
| US4064361A (en) * | 1975-12-31 | 1977-12-20 | Bell Telephone Laboratories, Incorporated | Correlative timing recovery in digital data transmission systems |
| SE395211B (sv) * | 1976-09-15 | 1977-08-01 | Ellemtel Utvecklings Ab | Sett att regenerera asynkrona datasignaler samt anordning for utforande av settet |
| US4087627A (en) * | 1976-10-12 | 1978-05-02 | Nippon Telegraph & Telephone Public Corporation | Clock regenerator comprising a reversible shift register and a controllable frequency divider |
-
1977
- 1977-12-20 JP JP52153849A patent/JPS5853809B2/ja not_active Expired
-
1978
- 1978-12-06 AU AU42259/78A patent/AU518524B2/en not_active Expired
- 1978-12-13 US US05/969,120 patent/US4227251A/en not_active Expired - Lifetime
- 1978-12-19 CA CA318,180A patent/CA1115356A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4227251A (en) | 1980-10-07 |
| AU518524B2 (en) | 1981-10-01 |
| JPS5485661A (en) | 1979-07-07 |
| CA1115356A (en) | 1981-12-29 |
| AU4225978A (en) | 1979-06-28 |
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