JPS58501799A - 電話交換制御装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】 電話交換制御装置 技術分野 本発明は分散制御交換方式、特に冗長な装置を持つ方式に関する。

発明の背景 伝統的には、蓄積プログラム制御通信交換方式にはメモリーに記憶されたプログ ラムに応動してシステムの交換を制御する単一の処理装置が設けられている。

技術とシステム設計の発展によって、成る種の定形的な機能を主処理装置から分 離し、その処理時間をもつと複雑なシステム機能と判定のためにとっておくこと が望ましいことがわかってきた。今日では、さらにより複雑なシステム機能と判 定をいくつかのインテリジェント処理装置に分配したシステムが設計されるよう になって隘／・−０ 通信交換システムの分配制御の利点を実現するため（σ、システムの信頼性を特 性にするようなことはあつイはならない。特定のシステムの構成要素の故障が生 じても、処理装置の間の通信リンクの完全性が維持され乙、ようになっているこ とが本質的に重要である。通信交換システムて間型的に設定される信頼性の目標 を実現ずろ／−めには、灰々これらのシステムを冗長なハ（２） 一ドウエアて実現する７妥かある０例えは、冗長な交換ネットワークを設けたと きには、現用のネットワークはそれが故障したと判定されるまて、すべてのトラ ヒックを取扱う。故障したときには予備のネットワークがアクティブになり、故 障を診断し、回復処置が実行される間トラヒックを取扱う。しかし、成る種の周 知の分散制御交換システムでは、加入者を相互接続するのに用いるのと同一の交 換ネットワークの一部が処理装置の間の制御情報を伝送するのに用いられる。こ のようなシステムの実現の際に、もし冗長な交換ネットワークが含まれていれば 、現用の交換ネットワークの故障によって生じた処理装置間の通信の途絶のだめ に、システムの回復が不必要に複雑で時間がかかるも本発明、ま、現用のネット ワークの故障の後でも急速なシステムの回復が実現でさるように、予備ネットワ ークを通してつｉｉｉ’）御リンクが使用てさるようになった処理装置間の制御 リンクが両方の交換ネットワークを経由して選択的に維持される、現用と予備の 両方Ｏ交換ネットワークを持つ分散制御交換方式を提供する。

本発明による時分割交換システムは、第１および第２の時分割空間スイッチと、 制御回路と、複数佃のインタフェースモジュールを含んでいる。制御す１路は制 （６） 御メツセージを送受する。各々のインタフェースモジュールは、加入者が発生し た情報を表わす制御メツセージとデータワードを送受信する。第１のスイッチは インタフェースモジュールの間で加入者の発生した情報を表わすデータワードを 選択的に伝送し、捷だインタフェースモジュールと制御回路の間で制御メツセー ジを伝送する。牙２のスイッチはインタフェースモジュールと制御回路の間で制 御メツセージのある種のものを伝送する。

加入者の発生した情報を表わすデータワードは、現用として指定された交換ユニ ットの内の選択されたものによってインタフェースモジュールの間て伝送される 。与えられたインタフェースモジュールの現用の制御ユニットによって送信され 、中央制御ユニットアルいは他のインタフェースモジュールの現用制御ユニット を宛先とする制御メツセージは、交換ユニットのいずれかとそれに関連する制御 分配ユニットによって伝送される。制御分配ユニットの各々は、入来した制御メ ツセージをそれに関連する時分割交換ユニットを経由シてインタフェースモジュ ールに送るかあるいは中央制御に送る。中央制御は制御分配ユニットとそれに関 連する交換ユニットを経由して制御メツセージを送受することによってシステム の動作を指示する。時分割スイッチユニットを経由した制御リンクの構成は完′ 　特表昭５８−５０１７！１９　（３）全に選択可能である。例えば、成る時点 の構成では、すべての制御メツセージは現用のスイッチユニットを経由して伝送 され、他の時点ではすべての制御メツセージを予備のスイッチユニットを経由し て伝送するように構成してもよい。成る構成では、第１の制御メツセージは現用 のスイッチユニットによって伝送され、第２の制御メツセージが予備のスイッチ ユニットによって伝送される。現用のスイッチユニットの故障の場合には、中央 制御は予備のスイッチユニットを通してインタフェースモジュール内の現用の制 御ユニットと現用のリンクを経由して通信することによってシステムの回復を迅 速に調整する。

図面の簡単な説明 第１図およびオン図は、第８図に従って配列される本発明の原理を示す時分割交 換方式のブロック図；第６図ないし第６図は、第９図に従って配列される第１図 および第２図に示したシステムの一部の詳細なフロック図； オフ図は、第１図および第２図に示したシステムに含まれる制御分配ユニットの 回路図である。

詳細な説明 第１図および第２図は、第８図に従って配列され、加入者セット２６ないし２６ のような加入者セットを相互接続するのに使用される本発明の一実施例たる二（ ５） 重化された時分割交換システムを図示している。第１図および第２図の実施例は 、各々が６４人カポートと６４出力ポートを有する時分割空間スイッチを含む時 分割スイッチユニット１０および１ｏ“が含壕れている。

この実施例は、さらに６１対のタイムスロット入替（ＴＳＩ）ユニットを含んで おり、そのうち対１１．１１’および１２　、１２°が図示されている。各々の ＴＳＩユニット１１　、１１°、１２および１２”は両方向のタイムスロット入 替装置を含んでいる。任意の与えられた時点で、各々のＴＳＩユニットの対の内 の一方だけが現用として指定され、他方は予備として指定され、捷だスイッチユ ニット１０および１０°の一方だけが現用として指定され、他方が予備として指 定される。ＴＳＴユニット１１および１１゛の現用の方は、二つの入力ポートに 対してデータワードを送出し、１対の二重化リンクインタフェース６９　、６９ °の対応する一方を経由してスイッチユニットｉ　ｏ　、　＋ｏ°のうちの現用 の方の二つの出力ポートからデータワードを受信する。同様に、ＴＳＩユニット １２および１２゛の現用の方は、二つの入力ポートに対してデータワードを送出 し、１対の二重化リンクインタフェース７１および７１°の対応する一方を経由 して現用のスイッチユニットの出力ポートからデータワードを受信する。この実 施例においては、ＴＳＴユニット１１は線６８および７０を経由（６） してインタフェース６９に接続され、次に線１６および１４を経由してスイッチ ユニット１０の入力ポートに接続され、さらに線１５および１６を経由してスイ ッチユニット１０の二つの出力ポートに接続されている。ＴＳＩユニット１１は また線６８．７０によってインタフェース６９゛に接続され、次に線１６′及び １４゜を経由してスイッチユニット１０°の二つの入力ポートに接続され、まだ 線１５゛および１６°を経由してスイッチユニット１０′の二つの出力ポートに 接続されている。

同様に、ＴＳＩユニット１１°は線６８′および７０゛によってインタフェース ６°に接続され、次に線１６″、　１４’。

および１６“を経由してスイッチユニット１０′に接続されている。ＴＳＩユニ ット１１゛はまた。線６８′および７０を経由してインタフェース６９に接続さ れており、次に、線１３，１４．４５および１６を経由−してスイッチユニット １０に接続されている。例えば、ＴＳＩユニット１１とスイッチユニット１０が 現用として指定されたときには、ＴＳＩユニット１１は両方のインタフェース６ ９および６９°に対してデータワードを送信するが、インタフェース６９からだ けデータワードを受信する。予備のＴＳＴユニット１１′は丑だインタフェース ６９から送信されたデータワードを受信する。

以下の説明において、スイッチユニット１０および１０“の入力および出力ポー トは、人出力ポート対と呼（７） ばれる。与えられた入出力ポート対の入力ポートに対するデータワード源はまた 、その対り出力ポートからのデータワードの宛先ともなるので、このような用語 が使用されるのである。第１図および第２図で示されるように、スイッチユニッ ト１０の入出力ポート対１はまた、線１３および１５に接続されている。各々の 線１３ないし１６と１６“ないし１６°は、各々が２５６個の時分割チャネルを 含む１２５マイクロ秒のフレームでディジタル情報を伝送する。従って、各々の 現用のタイムスロット入替ユニットは、各々の１２５マイクロ秒のフレームの閘 に５１２チヤネルのディジタル情報を送受する。

タイムスロット入替ユニットの各々の対は、１対の制御ユニットと一義的に接続 されている。そ、のうち制御ユニット１７および１７′は、ＴＳＩユニット１１ および１１°七接続されておシ、制御ユニット１３および１６°はＴＳＩユニッ ト１２および１２′と接続されている。任意の与えられた時点で、ある対の両方 のタイムスロット入替ユニットは、その制御ユニットが現用であるとして指定さ れた制御ユニットの接続された対の一方の制御ユニットの制御下に動作する。さ らに、各々のタイムスロット入替ユニットは複数個のラインユニットに接続され ておシ、そのうち第１図と第２図には、ラインユニット１９ないし２２が個々の 時分割多（８） 特表昭５８−５旧７９９　（４） 重線を経由して接続されているのが示されている。この実施例においては、ライ ンユニット１９および２０は、ＴＳＩユニット１１および１１°に接続されてお り、ラインユニット２１および２２はＴＳＩユニット１２および１２′に接続さ れている。この実施例のラインユニットの各々は、多数の加入者セットに接続さ れているが、そのうち加入者セット２３ないし２６が図示されている。各々のタ イムスロット入替ユニットに接続されたラインユニットの正確な数と各ラインユ ニットに接続された加入者セットの正確な数は、取扱うべき加入者の数とこれら の加入者の発呼率によって決められる。各ラインユニットは、複数個の加入者セ ット、例えば、２６ないし２６からの周知のタイプのアナログループを接続し、 アナログ蓬話信号を含む呼情報をディジタルデータワードに変換し、これを関連 するタイムスロット入替ユニットに送出する。さらに、各々のラインユニットは 、加入者セットからのサービス要求を検出し、これらの加入者セットに対する成 る種の信号情報を発生する。それから音声サンプルがとられて符号化される特定 の加入者セットと、結果として得られた符号をラインユニットとそれに接続され たタイムスロット入替ユニットの間で送信するのに使用される特定の時分割チャ ネルは、現用のタイムスロット入替ユニットに関連した制御ユニットによって決 定され（９） る。

加入者セット、ラインユニット、タイムスロット入替ユニットおよび二重化され たリンクインタフェースの間の関係は、相互接続された各ユニットのグループの 各々について本質的に同等である。従って、以下の説明は直接には加入者セット ２３、ラインユニット１９゜ＴＳＩユニット１１および１１′１インタフエース ユニツト６９および６９’について行なうが、これはこのようなユニットの他の グループのすべてについての関係を示している。この例について、ＴＳＩユニッ ト１１とスイッチユニット１０が現用として指定され、ＴＳＩユニット１１°と スイッチユニット１０１が予備として指定されたと仮定しよう。ラインユニット １９は、各々の加入者セットに接続されたラインを走査してサービスの要求を検 出する。このような要求が検出されたときに、ラインユニット１９は制御ユニッ ト１７に対してメツセージを送出し、要求を示し、要求している加入者セットを 識別する。制御ユニット１７は、サービス要求に従って必要な翻訳を実行して、 要求している加入者セットと利用可能、な装置を識別し、加入者セット２６から ＴＳＩユニット１１に対して情報を伝送するのにラインユニット１９とＴＳＩユ ニット１１の間の捨数個の時分割チャネルのうちのどれを使用するかを定めるメ ツセージをラインユニット１９に対して（１０） 送出する。このメツセージに従って、ラインユニット１９は加入者セット２３か らのアナログ情報をディジタルデータワードに符号化し、結果として得られたデ ータワードを割当てられたチャネルに送出する。

ラインユニット１９とＴＳ１ユニット１１の間の時分割チャネルが与えられた加 入者セットに割当てられた後で、制御ユニット１７は割当てられたチャネルで伝 送された情報をサンプリングすることによって、加入者セットからの信号情報を 検出する。制御ユニット１７は、加入者のチャネルからの信号情報、他の制御ユ ニットたとえば１８と、中央制御ユニット３ｏがらの制御メツセージに応動して 、ユニット１１のタイムスロット入替機能を制御する。次に、適切に配列された データワードがそれぞれ現用のスイッチユニット１゜と予備のスイッチユニット １０°に対応するインタフェース６９および６９°に伝送される。前述したよう に。

二重化されたリンクインタフェースとスイッチユニット１０の間の各々の時分割 多重線は、１２５マイクロ秒のフレームの中に２５６個のチャネルを有し、てい る。

これらのチャネルは、その発生順に１から２５６の数字の順番で呼ばれる。チャ ネルのこのような順序は、与えられたチャネルが１２５マイクロ秒ごとに利用で きるように繰り返して発生ずる。タイムスロット入替装置と二重化されたリンク インタフェースは、ライン（１１ン ユニットから受信されたデータワードを取り込み、これらを制御ユニット１７の 制御Ｆに二重化されたリンクインタフェースと時分割スイッチユニット１ｏの間 の時分割ライン上のチャネルに与える。

スイッチユニット１ｏと１ｏ°は本質的に同様であり各々は１２５マイクロ秒の フレームが２５６タイムスロツトを含むようなタイムスロットのくりかえしのフ レームで動作する。各タイムスロットの間に、例えば時分割スイッチユニット１ ｏは、その６４個の入力ポートに受信されたデータワードを、制御メモリ２９に 記憶されたタイムスロット制御情報に従って、　（−＋７）　６４個の出力ポー トのうちの任意のものに接続することができる。スイッチユニット１ｏを通る接 続の構成パターンは、それ自身で２５６タイムスロ゛ントごとにくりかえし、各 タイムスロットは１がら２５６寸での順序で数年を割り当てられる。従って、第 １のタイムスロットＴＳ１の間に＠１６上のチャネル（１）の情報はスイッチユ ニット１０によって出力ポートロ４にスイッチされ、一方、次のタイムスロット ＴＳ２では、線１３上のチャネル（２）は出力ポートｎにスイッチされるかもし れない。タイムスロット制御情報は中央制御６０によって経路４９を通して制御 メモリー２９に書き込まれ、中央制御６０はこの制御情報を種々の制御ユニット 、例えば１７および１８から誘導する。制”−”ｒｖ表昭５８−！’ｉ［）１７ ！１９（５）御メモリー２９に書き込まれたと同一のタイムスロット制御情報は また経路４９゛を経由してスイッチユニット１０°の制御メモリー２９゛に書き 込まれる。

中央制御ろ０と制御ユニット１７および１８は二重化されたリンクインタフェー スとスイッチユニット１０および１０“の間の時分割多重線、例えば１３乃至１ ６゜の制御チャネルと呼ばれる選択されたチャネルを利用して制御メツセージを 授受する。この実施例においては、各々の制御メツセージは複数個の制御ワード を含み、各制御チャネルは２５６時分割チャネルのフレームごとに１つの制御ワ ードを伝送することができる。

与えられた人出力ポート対に接続された２つの時分割多重線の同一のチャネルが 制（財）チャネルとして予め定義されている。さらに、与えられたチャネルは与 えられたスイッチユニットのラインの１つの対についてだけ制御チャネルとして 使用される。例えが、もしチャネル１が線１３と接続された線１５の制御チャネ ルとして使用されたとすると、スイッチユニット１０に接続された池の線はチャ ネル１を制御チャネルとして使用することはない。同様に、もしチャネル１が線 １６”および関連した線１５“の制御チャネルとして使用されれば、スイッチユ ニット１０１への池の線はチャネル１を制御チャネルとして使用することはない 。同一の番号のタイムスロットが制御チャネルとして使用されて（１６） いるような各タイムスロットの間では、スイッチユニット１０はその制（財）チ ャネルを占有しているデータワードを６４番目の出力ポートに接続し、６４番目 の入力ポートを上述した制（財）チャネルに関連した出力ポートに接続する。以 下の説明はチャネル１が線１ろおよび１５の制御チャネルであり、チャネル２が 線１４および１６の制御チャネルであるような本実施例についての説明である。

タイムスロットＴＳＩの１間で、制御メモリー２９からの情報は、他の接続と共 に、線１６のチャネル１の制御ワードが出力ポートロ４に接続され、人力ポート ロ４のチャネル１の制（財）ワードが線１５Ｖて接続されることを規定する。同 様にタイムスロットＴＳ２の間では、制御メモリー２９からの情報は線１４のチ ャネル２の制御ワードが出力ポートロ４に接続され、人力ポートロ４のチャネル ２の制御ワードが線１６に接続されることを規定する。このように動作してい６ とさに、出力ポートロ４はスイッチユニット１ｏから、それがそのスイッチユニ ットに送信されたのと同一の番号を持つすべての制御ワードを受信する。さらに 、各々の制（財）チャネルは、その制御チャネルと同一の番号を持つタイムスロ ットの間に人力ポートロ４から制御ワードを受信するように接続されている。６ ４番目の出力ポートにスイッチされた制・１卸ワードは制御分１己ユニツト３１ に送信され、これはその制御ワード（１４） をその制御チャネルに関連した位置に一時的に記憶する。制御チャネルとユニッ ト３１の記憶位置の関連が記憶された情報源を規定する。

制御ユニット、例えば１７からの各制御メツセージは、開始文字、宛先部、信号 情報部および終了文字から成っている。宛先部は制御メツセージの予期される宛 先を一義的に規定する。制御分配ユニット３１は各制御メツセージの宛先部を解 釈し、制御メツセージの適切な宛先を判定し、その宛先ユニットに関連した制御 チャネルと同一の番号を持つチャネルで、スイッチユニット１０の入力ポートロ ４に対するメツセージを再送する。

上述したように動作しているとき、制御ユニット１７は制御ユニット１８を示す 宛先部を持つ制御メツセージの形式でそのくりかえし制御チャネルの間に制（財 ）ワードを送信することによって、制御ユニット１８に対してＷａｌｌ　ｆａｌ メツセージを伝送する。制御分配ユニット３１は制御ワードを累積し、宛先部を 解釈し、制御ユニット１８に関連した制御チャネルと同一の番号を持つチャネル の間に人力ポートロ４に対してメツセージを再送する。制（財）メツセージはま た、制御メツセージの宛、先部に中央側＠５０を指定することによって中央制御 ５０に対して伝送される。これが行７エわれだときに、制御分配ユニット６１は メツセージをスイッチュニツ（１５） ト１０に戻すのではなく、通信リンク３２を経由して中央制御３０ＶＣ対して伝 送する。同様に、制御分配ユニット６１に対して、特定の制御ユニット、例えば 、１７を指定する宛先部を持つ制御！Ａメツセージを送信することによって、メ ツセージは中央制御６０から制御ユニットに送信される。この伝送はまた通信リ ンク３２を利用して行なわれる。−例として、中央制御６０は時分割スイッチユ ニット１０および１０′の現用あるいは予備の状態を示す状態表示を含む制御メ ツセージを発生して送信する。

制御ユニット、例えば１’７．１７’、１８および１８１の各々はそれに関連す る制御ユニットを制御するためのプログラムと制御ユニットとそれに関連したタ イムスロット入替ユニット、それに関連した加入者の１次機能に関するデータを 記憶するメモリー５７（第３図、１を含んでいる。メモリー５７はサービスクラ ス、利得あるいは減衰の加入者限界、市外選択情報および通常の呼取扱い手順か らの変更、例えば着信加入者保持あるいは両者保持に関する情報を記憶している 。与えられたメモリー５７の内容の大部分は池の制御ユニットあるいは中央別画 に接続された記憶装置には記憶されていない。しかし、これは保守の目的ではバ ルクメモリー（図示せず）には記憶されている。メモリー５７中の情報の−１１ ５、例えば着信加入者保持あるいは両者′！Ｉ８表昭５８−！１ｌｌ１７９９　 （６ン保持の情報は、主として池の制御ユニットによって実行される機能に関連 している。この情報はデータの重複を避け、□このような情報の集中記憶による 非能率を防止するために加入者に関連して記憶される。先に述べた制御分配ユニ ット６１を通る制御チャネルを利用した構成は、この呼に関連した情報を池の制 御ユニットと中央制御に送信するために利用される。

システムの種々の二種化された部分の間の相互関係についての理解を得るために 、ＴＳＩユニット１１、それに関連した制御ユニット１７、スイッチユニット１ ０とそれに関連したインタフェース６９が現用として指定され、ＴＳＩユニット １１゛、それに関連した制御ユニット１７１、スイッチユニット１０′、そ肚に 関連したインタフェース６９°は予備として指定されたものと仮定しよう。現用 のＴＳＩユニット１１はラインユニットから受信されたデータワードを５１２チ ヤネルの線６８を経由して両方のインタフェース６９および６９°に伝送する。

予備ユニット１１゛は同様にデータワードを線６８°を経由して両方のインタフ ェース６９および６９１に伝送する。各インタフェース６９および６９１は制御 ユニット１７の制御下に、現用のタイムスロット入替ユニットに接続された線６ ８と６８°の一方を選択する。今の実施例では線６８からのデータワードが受信 され、さらに送信されることになる。現用の制御（１７） ユニット１７はフレーム当りで２つの制御ワードを送信し、２本の導体９１と９ ２の各々について１個の制御ワードをインタフェース６９および６１の各々に与 える。予備の制御ユニット１７′は２本の導体９１′および９２”を経由して両 方のインタフェース６９および６９゛に接続されておシ、これは制御ユニット１ ７゛が現用であるときに制御ワードを送信するのに使用される。制御ユニット１ ７′が予備であるときには、導体９１′および９２°には論理０が存在する。イ ンタフェース６９および６９°の各々は制御ユニット１７の制御下に、それを通 してその先の伝送のために制御ワードが受信される４本の導体９１　、９２　、 ９１’　、　９２’の内の２本を選択する。例えば、インタフェース６９は導体 ９１および９２°を選択し、二重化されたリンクインタフェース６９′は導体９ １゛および９２を選択する。各インタフェース６９および６９１は線６８で受信 されたデータワードを分割して、２本の２５６チヤネルの時分割多重線に乗せて 、スイッチユニット１ｏに送出する。二２重化されたリンクインタフェース６９ は次に導体９１を通して制御ユニット１７から受信されたデータワードを線１６ のタイムスロットＴＳＩに挿入し、導体９２°を通して制御ユニット１７”から 受信された論理Ｏを、線１４のタイムスロットＴＳ２に挿入する。同様に、イン タフェース６′は導体９１゛を通して制御ユニット１７゛から受信された論理Ｏ を線１６”のタイムスロットＴＳ１に挿入し、また導１本９２を通して制御ユニ ット１７から受信された制御ワードを線１４°のタイムスロットＴＳ２に挿入す る。先に述べたように、現用のスイッチユニット１０は制御メモリーの制御下に ポートの間の接続のパターンを繰返して設定する。スイッチユニット１０”は予 備として指定されているが、これも制御メモリー２９１の制御下にポートの間の 同一の接続パターンを繰返している。この例に従えば、導体９１を通して制御ユ ニット１７によって送信された制御ワードは、インタフェース６９と現用のスイ ッチユニット１゜を経由して制御分配ユニット３１に伝送され、制御ユニット１ ７によって導体９２に送信された制御ワードはインタフェース６９’と予備のス イッチユニット１ｏ１を経由して制御分配ユニット６１°に与えられる。典型的 な例では、スイッチユニット１０を通る制（財）リンクは呼処理に関するメツセ ージに吏用され、スイッチユニット１０゛を通る制御リンクは管理と保守のメツ セージに使用される。

制御分配ユニット６１および３１゛がら現用の“制御ユニットへの制御メツセー ジの流れは、上述したシーケンスとは本質的に逆である。制御ユニット１７を宛 先とする呼処理に関連した制御ワードは制菌分配ユニット６１からスイッチユニ ット１ｏに伝送され、線１５のタイムスロットＴＳ＋に与えられる。同様に制御 ユニット１７を宛先とする管理と保守に関連する制御ワードは制箆分配ユニット ３１１からスイッチユニット１０１）ζ伝送さ才１、線１６１のタイムスロット ＴＳ２に与えられる。論、理Ｏは線１６のタイムスロットＴＳ２と線１５１のタ イムスロットＴＳＩに挿入される。二重化されたリンクインタフェース６９は線 １５と１６上のデータワードを組合わせて、これを線７０のユニット１１および １１゛に送信する。スイッチユニット１０から受信された制御ワードは、この例 では線１５のタイムスロットＴＳ１の呼処理に関連した制（財）ワードと線１６ のタイムスロットＴＳ２の論理Ｏであるが、これらはインタフェース６９によっ て抽出され、導体９６および９４を通して、両方の制御ユニット１７および１７ ゛に送出される。同様にインタフェース６９１は線１５゛および１６′上のデー タワードを組合わせ、組合わされたデータの流れを線７０′を経由してｉ’　Ｓ 　Ｉユニット１１および１１゛に送信する。インタフェース６９゛はま７ヒスイ ツチユニツト１“からの制御ワードを抽出し、−一この例では線１５“のタイム スロットＴＳＩの論理０と線１６１のタイムスロットＴＳ２の管理を保守：′こ 関連１７た制御ワード−−を導体９６°および９４′を通して両方の；、＋ｌＩ 　＠ユニット１７る・よび１７′に送出する。タイムスロット入替ユニットは制 御但ユニット１７の制御によって、現用の二重化されたリンクインタフェースに 接続された２本の線の内の一方一−この例では線７０−−をそれからデータワー ドを受信するものとして選択する。

制御ユニット１７もまたそれを通して呼処理に関連した制御ワードと管理と保守 に関連した制御ワードがインタフェース６９および６９′から送信される導体を ４本の導１．ｉ＄９３．９４．９３’および９４１の内から２本選択する。−− この例ではこれは導体９３および９４”である。制御ユニット１７１は同様にそ れが現用モードになったときに４本の導体９５　、９４　、９３’および９４１ から２本を選択することができる。両方のＴＳＩユニット１１および１１′は各 々のラインユニット、例えば１９および２０に対してデータワー・ドを送信する が、ラインユニットは加入者に伝送するために現用のユニット１１からのデータ ワードを選択する。

」二連した例では、音声を表わすデータワードはユニッｒ−１１とインタフェー ス６９を経由してラインユニット１９とスイッチユニット１０の間で伝送される 。

しかし、制御リンクは制御ユニツ：ト１７から両方のユニット６１および３１゛ に対して維持されている。ユニット３１へのリンクはインタフェース６９とユニ ット１０を経由し、ユニット６１“へのリンクはインタフェース６９゛とユニッ ト１゛を経由する。スイッチユニット１０が故障した場合にも、中央側＃３０は まだユニット６１１、スイッチユニット１０’およびインタフェース６９”を経 由して制御ユニット１７と通信することができる。典型的なシナリオでｌｉ、中 央制御３．Ｏはスイッチユニット１０の故障状態を示すメツセージを制御ユニッ ト１７に対して伝送する。制御ユニット１７はこのメツセージに応動してＴＳＩ ユニット１１および１１’、インタフェース６９および６９’それに制御ユニッ ト１７そのものの中で行なわれている選択を変更して、音声を表わすデータワー ドが、ユニット１１およびインタフェース６９’を経由してラインユニット１９ このような状況においては、制御ユニット１７と分配ユニット３１゛の間でイン タフェース６９“とスイッチユニット１０“を経由した２つの制御リンクが維持 される。

第５図乃至第６図は第９図に従って配列され、１）Ｓ■ユニット１１および１１ ′、制御ユニット１７る・よび１７′、インタフェース６９および６９１それに その間の接続を詳細に示している。第６図に示したユニット１１と制御ユニット １７は第５図に示したユニット１１“および制御ユニット１７′と本質的に同等 であるから第６図および第５図の両方で対応する構成要素は同一の番号で示され ている。同様に、それぞれ第４図および第６図で示した本質的に同等なインタフ ェース６９および６９′の対応する構成部分は、これらの両方の図面で同一の番 号で識別される。以下に示す説明において、特定の構成部分を参照するときには 、それを図示しだ図を括弧内に示すことによって識別する。

ユニット１１と１１”は本質的に同等であるから、ここではユニット１１（第６ 図）を説明する。８個のラインユニットの各々の出力、例えば１９．２０は各々 が１６ビツトの６４デイジタルチヤネルを有する繰返しのフレームを有している 。この情報はユニット１１の中のマルチプレクサ６０に送信される。マルチプレ クサ６０は８個のラインユニットからの出力信号を受・信し、その信号は各々の １２５マイクロ秒のフレームについて５１２チヤネルの出力線６２にフォーマッ ト変更されて送信される。同様に、デマルチプレクサ６１は各１６ビツトの５１ ２チヤネルを送信タイムスロツット入替装置５６から線６６で受信し、このチャ ネルは予め定められた構成で８個のラインユニットに分配される。線６２の与え られたチャネルで伝送された情報は受１ｄタイムスロットメモリー５０のそのチ ャネルに一義的に関連した記憶位置（で記憶される。

与えられたデータワードが記憶される特定の記憶位置は、タイムスロットカウン タ５４によって発生されるタイムスロット指定信号によって規定される。タイム スロットカウンタ５４はタイムスロット当り１つのタイムスロット指定の割合で ５１２のタイムスロット指定のくりかえしのシーケンスを発生する。与えられた データワードが受信されるタイムスロットの間に発生される特定のタイムスロッ ト指定が、そのデータワードを記憶する受信タイムスロット入替装置５０の中の 記憶位置を決定する。またデータワードはタイムスロット当り１データワードの 割合で受信タイムスロット入替装置５０から読み出される。与えられたタイムス ロットの間に受信タイムスロット入替装置から読み出されるべきデータワードの 記憶アドレスは制御ＲＡＭ５５を読むことによって得られる。制御几ＡＭ５５の カウンタ５４からのタイムスロット指定によって規定されるアドレスはタイムス ロットに１回の割合で読み出され、このようにして読み出された量は受信タイム スロット入替装置５０に対して、そのタイムスロットの読み出［７アドレスとし て送信される。受信タイムスロット入替装置５０から読み出されたデータワード は線６８を経由してインタフェース６９（第４図）と６９１（第６図）Ｖこ送信 される。インタフェース６９および６９’からのデータワードは線７０および７ ０’によって受信される。制御レジスタ４１（第３図）の１ビツトによって制御 されるスイッチ４２（第５図）が、制御ＲＡＭ５５（第６図）からのアドレスに よって指定される位置に入来したデータワードを記憶する送信タイムスロット入 替装置５３（第６図）に対応する２本の線７０．７０’の内の１本を選択する。

現用の制御ユニット１７（第５図）の処理装置６６はスイッチユニット１０（第 ２図）と二重化リンクインタフェース６９（第４図）の現用状態を表示するため に、バス５９を経由して制御レジスタ４１　（第６図）に適切なビットを書き込 む。データワードは送信タイムスロット入替装置５３（第３図）のカウンタ５４ （第３図）によって指定されるアドレスから読み出される。このようにして読み 出されたデータワードは線６３を通してラインユニットに伝送される。制御几Ａ Ｍ５５（第６図）は各々が特定の回路、例えば送信タイムスロット入替装置５３ （オろ図）と対応した多数の制御メモリーによって実現されることに注意された い。制御メモリーの特定の構成法は本発明にとっては本質的ではなく、ユニット １１（第６図）の内部のタイミングと回路の要求によって決まるものであ′る。

受信タイムスロット入替装置５″］、制御Ｒ，ＡＭ５５、タイムスロットカウン タ５４および送信タイムスロット入替装置５６によって実行されるタイムスロッ ト入替の一般的な原理は当業者には周知であり、ここでは詳しく述べない。タイ ムスロットメモリーとの間でデータを読み書きする１つの構成はＪ、〜ｖ、１ｕ ｒｔｚの米国特許４，０３５，５８４に詳しく述べられている。

次に交換システムの種々の制御装置の間の１次通信（２５） モードについて説明しよう。以上の例と同様にユニット１１、それに接続された 制御ユニット１７、スイッチユニット１０およびそれに接続されたインタフェー ス６９が現用であると指定され、ユニット１１”、それに接続された制御ユニッ ト１７１、スイッチユニット１０１およびそれに接続されたインタフェース６９ １は予備であると指定される。現用の制御ユニット１７（第６図）の処理装置６ ６はダイヤルされた数字が完了すると、そのダイヤルされた番号に応答して、そ のダイヤルされた番号Ｖて関する翻訳を、実行し、中央制御６０（第２図）のだ めの呼処理メツセージを形成し、スイッチユニット１０（第２図）を通して、呼 のだめに空きタイムスロットを設定する。処理装置６６（第３図）は捷た管理あ るいは保守のメツセージを形成する。これらの制御メツセージは処理装置６６（ 第６図）によって、メモリー５７（第３図）に記憶される。当業者には周ｍＯ形 の直接メモリーアクセス（ｏ　Ｍ　Ａ　）ユニット５８（オろ図）が、フレーム 当りに１制御ワードの割合でメツセージの各々を読み出す。ＤＭＡユニット５８ （第６図）は各々の二重化リンクインタフェース６９（第４図）および６９１（ 第６図）の２つのリンクインタフェース７８および７９に対して導体９１を通し て各々の呼処理制御ワードを送出する。同様に、ＤＭＡユニット５８（オ己図） は各々の管理あるいは保守の制御ワードを各々の二重化リンクインタフェース６ ９（第４図）および６９１（第６図）のリンクインタフェース７８および７９に 対して導体９２を通して送出する。

導体９１および９２は４個のスイッチ４４の各々の４個の入力端子の内の２つに 接続されており、１つのスイッチ４４は各々の二重化されたリンクインタフェー ス６９（第４図）および６９１（牙６図）のリンクインタフェース７８および７ ９に含まれている（第４図および第６図には４個のスイッチの内の２つだけが示 されている。）。各スイッチ４４（第４図および第６図）の池の２つの入力端子 は２本の導体９１°および９２゛を通して予備の制御ユニット１７°（牙５図） のＤＭＡユニット５８に接続されており、導体９１°および９２′は制御ユニッ ト１７“が現用のときには制御メツセージを伝送するのに使用され、制御ユニッ ト１７′が予備のときには論理Ｏを送信するのに使用される。関連した制御レジ スタ４ろ（第４図、第６図）の２ビツトによって制御された各スイッチ４４（第 ４図、第６図）は制御ワード源レジスタ８０（第４図、牙６図）に接続するもの として４本の導体９１，９２，９１°、９２゛の内の１本を選択する。現用の； １３１Ｊ　師ユニット１７（牙５図）、プロセッサ６６は、バス５９を経由し、 て、関連したスイッチ４４（第４図、第６図）によって行なわれた選択を判定す るために、バス５９を経由して制御レジスタ４３（第４図、第６図）の各々に適 切なビットを書き込む。現在の例では、導体９１は二重化リンクインタフェース ６９（第４図）のリンクインタフェース７８の制御ワード源レジスタ８０に接続 されている。また導体９２は二重化リンクインタフェース６９′（第６図）のリ ンクインタフェース７９の制御ワード源レジスタ８０に接続されている。同様に 、導体９１”は二重化リンクインタフェース６９１（第６図）のリンクインタフ ェース７８の制御ワード源レジスタ８ｏ（図示せス）に接続されており、導体９ ２’は二重化リンクインタフェース６９（第４図）のリンクインタフェース７９ の制御ワード源レジスタ８ｏ（図示せず）に接続されている。二重化リンクイン タフェース６９（第４図）はマルチプレクサ７３．２個のデマルチプレクサ７４ ゜７５および２個のリンクインタフェース７８．７９を含んでいる。デマルチプ レクサ７４（第４図）は時分割多重線６８をｈイ山してタイムスロット入替装置 １１（第５図）の受信タイムスロット入替装置ｓ　□　、５．らデータワードを 受信するように接続されている。デマルチプレクサ７５（第４図）は時分割多重 線６８′を経由してタイムスロット入替装置１１”（第５図）の受信タイムスロ ット入替装置５０からデータワードを受信するように接続されている。マルチプ レクサ７５（第４図）は時分割多重線７０を経由してタイムスロット入替装置１ １（第６図）および１１°（第５図）の各々から送信タイムスロット入替装置５ ３に対してデータワードを送信するように接続されている。タイムスロット入替 装置１１（第６図）、マルチプレクサ７ろ（第４図）、デマルチプレクサ７４（ 第４図）および二重化リンクインタフェース６９（第４図）のリンクインタフェ ース７８：、′、−よび７９の関係は、タイムスロット入替装置１１°（第５図 ）、マルチプレクサ７ろ（第４図）、デマルチプレクサ７５（第４図）および二 重化リンクインタフェース６９（第４図）の関係と本質的に同一であるから、こ こでは前者だけを詳細に説明する。両方の時分割多重線６８および７０は１２５ マイクロ秒のフレーム当り５１２チヤネルの周波数でデータワードを伝送してい ることを想起されたい。デマルチプレクサ７４（第４図）は、各々の偶数番目の チャネルのデータワード２時分側条重線７７に、各々の奇数番目のチャネルを時 分割多重線７６に送出することによって、時分割多重線６８に受信された情報を ２本の時分割多重線７６および７７に分割する。従って、時分割多重線７６およ び７７の各々はフレーム当シ２５６チヤネルの周波数で情報を伝送する。マルチ プレクサ７ろ（第４図）は２本の２５６チヤネルの時分割多重線１９５および１ ９６上の情報を５１２チヤネルの時分割多重線７０上に組合わせる。この組合わ せは時分割多重線１９５からのデータワードを時分割多重線７０上の奇数番目の チャネルに送出し、一方時分割多重線１９６からのデータを潟数番目のチャネル に送出するようにして時分割多重線から１９５および１９６からのデータワード を交互に送出することによって実行される。この実施例においては、時分割多重 線７６および１９５はリンクインタフェース７８（第４図）に接続されており、 時分割多重線７７および１９６はリンクインタフェース７９（第４図）に接続さ れる。タイムスロット入替装置１１（オろ図）はフレーム当り５１２タイムスロ ツト（チャネル）で動作し、一方リンクインタフェース７８（第４図）および７ ９（第４図）と時分割スイッチユニット１０（第２図）はフレーム当り２５６タ イムスロツト（チャネル）で動作する。さらに、タイムスロット入替装置１１（ 第３図）との間で送受されるデータワードのチャネルは完全に同期している。す なわち、与えられた番号を持つチャネルがタイムスロット入替装置１１（オろ図 ）からリンクインタフェース７８によって受信されたときには、両方のリンクイ ンタフェース７８（第４図）および７９（第４図）はタイムスロット入替装置１ １（オろ図）に関して同一の番号を持つチャネルを送受することになる。分割後 の同期を保つために、時分割多重線６８上のすべでの奇数番目のチャネルはデマ ルチプレクサ７４（第４図）によって遅延され、従って奇数番目のチャネルとそ れにただちに続く偶数番目のチャネルは本質的に同時に時分割多重線７６および ７７のそれぞれのものによって送出される。同様に、時分割多重線１９６上のリ ンクインタフェース７９（第４図）からの各データワードはマルチプレクサ７３ によって遅延され、これは時分割多重線１９５に接続されたリンクインタフェー ス７８（第４図）によって本質的に同時に受信されたデータワードの直後に、時 分割多重線７Ｄを伝送されることになる。

各リンクインタフェースは関連する制御レジスタ４３（第４図および第６図）の １ビツトの制御下に、それからデータワードが受信された現用のタイムスロット ノ（替装置に対応する２５６チヤネル時分割多重線の２本の内の１本を、さらに 伝送するために選択する（４個のスイッチ４５の内の２個、４個の節］御しジス タ４３の内の２個だけが第４図および第６図には図示されている。）。現用の制 御ユニット１７（第３図）はバス５９を経由してタイムスロット入替装置１１（ 第３図）の現用状態を表示するために、制御レジスタ４６（第４図および第６図 ）■各々に適切なビットを書き込む。

現在の例ではスイッチ４５（第４図）はデマルチプレクサ７５（第４図）からの 線７６１ではなく、デマルチプレクサ７４（第４　Ｍ　）からの線７６を選択す る。ス（３１） イツチ４５（第４図）は線７６を通し−ご受信されたデータワードを２５６チヤ ネルの時分割多重線１９７を通してフレーミング同期回路１９９（第４図）に送 信する。回路１９９はバッファメモリ（図示せず）を含み、時分割多重線１５を 通してリンクインタフェース７　Ｂ　（ｉ　４図によって受信されたデータワー ドが、必ずしも時分割多重線１３上を伝送されたデータワードとチャネル同期し ていなくても、時分割多重線１９７と１９５の間でチャネル同期が保たれるよう にする。

回路１９９（第４図）はまた線１３を伝送される各データワードにフレーミング ピットを挿入し、線１５上を受信されるフレーミングパターンをチェックする。

回路１９９（第４図）に関する動作の詳細は本発明には重要ではないが、前述し た米国特許４，２８０，２１７に示されている。

二重化リンクインタフェース６９（第４図）の両方のリンクインタフェース７８ および７９のタイミングはクロック回復回路８４（第４図）によって与えられる 。これは２つの時分割多重線１５および１６の内のいずれかから入来ビット流を 受信し、それから５２，７６８メガヘルツのクロック信号を回復する。関連する 制御レジスタ４６０１ビツトによって制御されるスイッチ４７（第４図）が線１ ５あるいは線１６の選択を行なう。現用の制御ユニット１７（第６区）のプロセ ッサ６６はバス５９を経由して制御レジスタ４６（第４図）に適切なビットを書 き込む。二重化リンクインタフェース６９（第４図）の両方のリンクインタフェ ース７８およ□び７９のフレーミングおよび同期化回路１９９はクロック回復回 路８４（第４図）から共通のクロック信号を受信するので、時分割多重線１５お よび１６に対して同期を要求しなくても、時分割多重線１９５および１９６は同 期状態に保たれる。さらに二重化リンクインタフェース６９（第４図）および６ ９°（第６区）のクロック回復回路８４（第４図および第６区）をマスター／ス レーブモードで動作させることによって二重化リンクインタフェース６９（第４ 図）および６９“（第６区）は同期状態に保たれる。各々のクロック回復回路８ ４（第４図および第６区）のマスター／スレーブ状態は制御レジスタ４６（牙４ 図および第６区）に関連した１ビツトによって制御される。各々のクロック回復 回路８４（第４図および第６区）には位相制御ループ（図示せず）が含まれてい る。二重化リンウィンタフエース６９（第４図）のクロック回復回路がマスター であるときには、これは同期を保つために導体１９１を経由して二重化リンクイ ンタフェース６９゛（第６区）のスレーブクロック回復回路８４の位相制御ルー プに対してタイミング信号を送出する。同様に、二重化リンクインタフェース６ ９゛（第６区）のクロック回復回路８４がマスターであれば、これは導に１９２ を通して二重化リンクインタフェース６９（第４図）つスレーブクロック回復回 路８４の位相制御ループに対してタイミング信号を送出する。クロック回復回路 ８４（第４図および牙６図）によって回復された同期したクロック信号はタイム スロットカウンタ５４（第６区および第５図）を駆動し、従って現用のタイムス ロット入替ユニット１１（第６区）と予備のタイムスロット入替ユニット１１゛ （第５図）の動作もまだ同期される。

この例ではスイッチ４５（第４図）は現用のタイムスロット入替ユニット１１（ 第６区）から入来したデータワードを選択して２５６チヤネルの時分割多重線１ ９７を通して、フレーミング同期回路１９９（第４図）に送出していることを想 起されたい。しかしながら、制御ワード源レジスタ８０（第４図）の内容は線１ ９７上の所定の制御タイムスロットに入れられる。

例えば、二重化リンクインタフェース６９（牙４図）のリンクインタフェースに おいて、制御ユニット１７（オろ図）のＤ　Ｍ　Ａユニット５８から導体９１上 に受信された呼処理に関連した制御ワードは線１９７（第４図）」二のタイムス ロットＴＳ１に入れられる。

与えられにリンクインタフェースにおいて、制御メツセージの送受の両方に同一 のチャネルが使用される。

制御メツセージを伝送するために与えられたリンクインタフェースで使用される 特定のチャネルは制御チャネルレジスタ８１（第４区および第６区）中にプリセ ットされ記憶されている。リンクインタフェース７８（牙４図および第６区）中 のフレーミング同期回路１９９の読み出しアドレス発生器（図示せず）は、与え られた二重化リンクインタフェース６９（第４図）あるいは６９′（第６区）の 両方のリンクインタフェース７８および７９によって使用するために、２５６チ ヤネルの時分割多重線１９５上の出のデータと同期して２５６個の読み出しアド レスのくりかえしのシーケンスを発生する。二重化リンクインタフェース６９（ 第４図）の読み出しアドレス発生器によって発生された各々の読み出しアドレス は、導体１９８を経由して、比較器９１（牙４図）に伝送され、これは制御チャ ネルレジスタ８１に記憶されたプリセットだ制御チャネルの宛先を読み出しアド レスと比較する。比較器９１（第４図）（てよって、その瞬間の読み出しアドレ スが制御チャネルの宛先と同一であると判５Ｊされると、これはゲゲート信号を 発生し、このゲート信号が制御メツセージ源レジスタ８０（第４図）と制御メツ セージ宛先レジスタ９２（牙４図）とに伝送される。制御ワード源レジスタ８０ （第４図）は比較器９１（第４図）からのゲート信号に応動して、その内容を時 分割多重線１９７（６５） にゲートし、これによって制御ワードを送出する。制御ワード宛先レジスタ９１ （第４図）は比較器９１（木４図）からのゲート信号に応動して、その情報を時 分割多重線１９５に記憶する。その特定のチャネルの間における時分割多重線１ ９５上の情報は、制御ユニット１７（第３図）によって利用されるべき制御チャ ネルの内容である。次の制御チャネルが生起する前は、二重化リンクインタフェ ース６９（第４図）のリンクインタフェース７８の夜光レジスタ９２の制御ワー ドの内容は導体９５を通して両方の制御ユニット１７（オろ図）および１７°（ 第５図）に送信される。同様に、二重化リンクインタフェース６９（第４図）の リンクインタフェース７９と二重化リンクインタフェース６９１（１６図）のリ ンクインタフェース７８および７９の制御ワード宛先レジスタ９２の内容は対応 する導体９４゜９３′および９４°を通して両方の制御ユニット１７（オろ図） および１′（第５図）に伝送される。制御ユニット１７に含まれたスイッチ３９ （オろ図）は、関連した制御レジスタ６８（１６図）の４ビツトの制御下にＤＭ Ａユニット５８（１６図）の入力端子に接・読されるべき４本の導体９３　、９ ４　、９３’および９４１の内の任意の２本を選択する。現用の制御ユニット１ ７（１６図）のプロセッサ６６はバス５９を経由して、制御レジスタ３８（オろ 図）に適切なビットを書き込む。

この例の場合には、導体９６および９４１が選択され、二重化リンクインタフェ ース６９（第４図）のリンクインタフェース７８からの呼処理に関連した制御ワ ードと、二重化リンクインタフェース６９′（１６図）のリンクインタフェース ７９からの管理および保守に関連した制御ワードがＤＭＡユニット５８（１６図 ）の動作によってメモリー５７（１６図）に伝送される。

制御ユニット１７“（第５図）はまた制御ユニット１７゜（第５図）が現用であ るときに使用するだめのスイッチ６９（牙５図）と制御レジスタろ８（第５図） を含んでいる。

タイムスロット入替ユニット１１　（１６図）および１１“（第５図）、制御ユ ニット１７（第５図）および１７１（第５図）、それに二重化リンクインタフェ ース６９（第４図）および６９゛（１６図）は全体としてインタフェースモジュ ールと呼ばれる。両方のタイムスロット入替ユニット１１（１６図）お−よび１ １′（第５図）のタイムスロット入替機能とインタフェースモジュール内部のタ イミング源のデータ路および制御リンクの構成はバス５９を経由して現用の？１ ｉｌＪ　御ユニット１７（１６図）のプロセッサ６６によって制御される。プロ セッサ６６は制御レジスタ３８，４１，４ろおよび４６（オろ図乃至寸６図）の 内の適切なものに書き込むことによって、インタフェースモジュールを通して＼ スイッチろ９，４２，４４，４５．４７（１６図乃至１６図）の各々の状態ｆ　 ｉｔｔ制御する。１ｆｆｌＪ御ユニツト１７“（牙・５図）が現用であるときに は、プロセッサ６６はバス５９“を経由してインタフェースモジュールｔ［ｉＬ で制御レジスタ３８，４１．４３および４６（牙６図乃至牙６図）に書き込みを 行なうことができる。

この例では、１つの制御リンクが現用の制御ユニット１７（第５図）のプロセッ サから導体９１および９ろと二重化リンクインタフェース６９（第４図）のリン クインタフェース７８をηイ由して、現用の時分割スイッチユニット１０（第２ 図）に向けて保持され、現用の制御ユニット１７（１６図）のプロセッサ６６か ら導体９２および９４１と二重化リンクインタフェース６９゛（牙６図）のリン クインタフェース７９を経由し７で予備の時分割スイッチユニット１０゛（第２ 図）に対し２て、１つの「ｊ１］御リンクが保持される。現用の時分割スイッチ ユニット１］（第２図）が故障した場合には、手前の時分割スイッチユニット１ ｕ′（第２図）を通る制御リンクと二重化リンクインタフェース６９“（１６図 ）のリンクインタフェース７９を経由して現用の制御ユニット１７（第３　Ｌｌ 　）のプロセッサ６６に対してメツセージが送ら往る。このメツセージに応動し て、現用１、つ・ＡＩ）御ユニット１７（第３図）のプロセッサ６６は二重化リ ンクインタフェース６９１（１６図）のリンクインタフェース７８の制御レジス タ４ろ（図示せず）と制御ユニット１７（オろ図）の制御レジスタ３８に対して 書き込みを行ない、導体９１および９３′と二重化リンクインタフェース６９′ （１６図）のリンクインタフェース７８を経由して、第２の制御ユニット１７（ １６図）のプロセッサ６６から時分割スイッチユニット１０°（第２図）に対し て設定されるようにする。現用の制御ユニット１７（第３図）のプロセッサ６６ はまた制御レジスタ４１（１６図および第５図）に対して書き込みを行ない、両 方のタイムスロット入替ユニット１１（第５図）督よび１１′（第５図）が、時 分割スイッチユニット１０＋（第２図）から５１２チヤネルの時分割多重線７０ ゛上のデータワードを受信するようにする。

時分割スイッチユニット１０および１０′（第２図）の各々は時分割空間スイッ チを含み、これはその入力ポートと出力ポートの各々の経路を完成するのに各々 ４８８ナノ秒で動作する２５６個のタイムスロットのフレームで動作するように なっている。各々タイムスロットの間に接続されるべき入力ポートと出力ポート の間のスイッチ経路を規定する制御情報は、制御メモリー、例えば２９に記憶さ れており、これは、このような接続を設定するために各タイムスロットごとに読 み出される。各々の制御タイムスロットは（出力ボ−ト対６４に接続された時分 割多重線１５０及び１５１を経由して時分割スイッチユニット１０によって制御 分配ユニット５１に送出される。時分割スイッチユニット′０と制御分配ユニッ ト３１の間の関係は時分割スイッチユニット１０”と制御分配ユニット３１“の 間の関係と本質的に同一であるから、ここでは前者の関係だけを詳しく述べよう 。以下の説明においては、与えられた制御ユニットからの制御タイムスロットは 送信制御タイムスロットと呼ばれ、一方、与えられた制御ロフトと呼ばれる。オ フ図に詳しく図示しだ制御分配ユニットはリンクインタフェース回路１５２を含 むが、こｉｚはフレーミング同期回路１９９と本質的に同等なものである。時分 割多重線１５０上で受信さオｚプこ各々の制御ワードは、その制御ワードに関連 した送信制御タイムスロットで、リンクインタフェース回路１５２から制御分配 ユニット入力回路１５６に並列に伝送される。制御分配ユニット入力回路１５ろ に伝送される各制御ワードのタイムスロット番号は通信路１５４を経由して本質 的に同時にタイミング回路１５５に伝送される。このように伝送されたタイミン グスロット番号はリンクインターフェース１５２の読み出しアドレス発生器（図 示せず）によって発生される。制御分配ユニット入力回路１５６は本質的には１ つの人力ポートと２５６個の出力ポートを有するデマルチプレクサでる。制御分 配ユニット入力回路１５ろの人力ポートで受信された各制御ワードは通信路１５ ４を伝送されるタイムスロット番号によって規定される２５６個の出力ポートの 内の個有のものに対して送信される。

この実施例では５１個の現用の制御ユニット、例えば１７があり、各々は２つの 送信制御タイムスロットと２つの受信制御タイムスロットにアクセスできる。

従って、時分割多重線ｉｓｏを通ってリンクインタフェース回路１５２に対して 伝送される情報は最大６２送信制御タイムスロットを含むことになる。同様に、 時分割多重線１５１は時分割スイッチユニット１０に対して最大６２制御タイム スロツトを返送することになる。従って、制御分配ユニット入力回路１５３は６ ２個だけの現用の出力ポートを必要とすることになる。

この実施例においては、これらの現用の出力ポートはフレームのはじめ′Ｄ６２ タイムスロットに関連しており、番号Ｕ’　Ｓ　１乃至ＴＳ６２で呼ばれる。制 御分配ユニット入力回路１５３のタイムスロットＴＳ１に関連した出力ポートは バッファレジスタ１５８に接続されており、タイムスロットＴＳ６２に関連した 出力ポートはバッファレジスタ１５９に接、涜されている。送信制御タイムスロ ットＴＳ１に関連した制御回路１８５は残りの６１個の送信制御タイムスロット に関連ｉ〜た（４１） 制御回路と本質的に同等である。従って、ここではタイムスロットＩ”　Ｓ　ｉ に関連した制御回路１ｓｓ（・でついてだけ説明する。バッファレジスタ１５８ は先着順（Ｆ’　１．　Ｆ　Ｏ）バッファ１６０のデータ入力端子に接続されて おシ、このバッファはその書き込み制御端子Ｗの論理“°１″パルスに応動して その牙１の記憶セルにバッファレジスタ１５８の内容を書き込む。先着順バッフ ァの周知の原理に従えば、その第１のセルにどのような情報が与えられても、そ れはまだ占有されない最後のセルまで伝搬し・て行き、この情報は先着順バッフ ァから情報が読み取られる捷で保持されることに１．Ｉ：る。

先着順バッファ１６０はさらに読み出し制御端子Ｒを持っている。この読み出し 制御端子Ｒに論理”°１′パルスが与えられると、最後のメモリーセルの内容が 先着順バッファから送出さＩｔｌ　バッファのすべての池のセルの内容は出力に 向けて１セルだけシフトされる。

タイムスロット入替ユニット、例えば１１からの各制御メツセージは開始文字で 始首り、終了文字で終ることを想起してい１７ｃだきたい。バッファレジスタ１ ５８の内容（グ開始比較器１５８と終了比較器１６３に連続的に送られる。開始 比較器１６２は比較回路と開始文字を記ｉ意するレジスタを含んでいる。バッフ ァレジスタ１５８の内容が記憶された開始文字と一致したときには、開始比較器 １６２はフリップフロップ１６２のセット人力に論理パ１゛を送る。フリップフ ロップ１６４がセット状態にあるときには、これはその論理゛１゛′の出力端子 に論理°°１°′の信号を発生し、これがＡＮＤケート１６５に送られる。、Ａ ＮＤゲート１６５の出力端子は先着順バッファ１６０の書き込み制御端子Ｗにイ ミング回路１５５の端子ｔ２　に接続されている。タイミング回路１５５は端子 ｔ２　からタイムスロットＴＳ２の間に生ずる時刻　ｔ２でフレーム毎に１パル スの割合で生ずる一連のパルスを送信する。タイミング回路１５５はｎ者択−の デコーダを含んでおり、これは通信路１５４を伝送されたタイムスロット番号を 受信して、人力タイムスロット番号に対応する２５６個の出力端子の内の固有の ものに論理゛１°゛のパルスを与える。タイムスロットＴＳ２の間に論理゛１１ のパルスを受信したこれらの端子の内の特定のものが、ＡＮＤゲート１６５の″ （力（・二対して信号ｔ　を送出する。

バッファレジスタ１５８において開始文字を受信した後で、各フレームのタイム スロットＴＳ１つ間にバッファレジスタ１５Ｂに新しい制御ワードが入れられる 。さらに先着順バッファ１６０の制御端子Ｗに各パルスｔ２が送信されるたびに 、バッファレジスタ１５８の内容が先着順バッファ１６０の第１の記憶セルに記 憶されることになる。この動作はバッファレジスタ１５８（４３） に終了文字が記憶されるまで継続される。

終了文字１６３は比較回路と、終了文字を記憶するレジスタを含んでいる。終了 文字１６５はバッファレジスタ１５８に記憶きれた文字が終了比較器１６６に記 憶された終了文字に一致するとわかったときに、論理″１′の出力パルスを発生 する。この論理゛１“の出力パルスは遅延ユニット１６６を経由して、フリップ フロップ１６４のリセット人力に送信される。遅延ユニット１６６は１タイムス ロツトより大きい時間幅の間、論理パ１°′のパルスを遅延させる。フリップフ ロップ１６４によって論理゛１′の信号が受信されたときに、そのフリップフロ ップはリセットして、論理゛Ｏ”をその論理“１°゛の出方端子に発生し、これ がＡＮＤケート１６５を禁止してそれ以上の　ｔ、のタイミングパルスが先着順 バッファ１６０の制御端子Ｗに与えられないようにする。

終了比較器１６５はレジスタ１５８に終了文字を検出すると、またバス１６７を 経由してＣＤＵ制御器１６８にフラグ信号を送出する。このフラグ信号は先着順 バッファ１６０によって完全な制御メツセージが受信されたことを示す。ＣＤＵ 制御器１６８は制御回路、例えば１８５からの各フラグ信号に応動して、その制 御メツセージを記憶する先着順バッファからの完全な制御メツセージを読み出す 。この実施例では、６４者択一デコーダ１６９に対して読み出されるべき制御メ ツセージを含む先着順バッファを規定する６ビツト符号を送信することによって 、Ｃ’ＤＵ制御器１６８はこのような読み出し動作を開始する。６４者択一のデ コーダ１６９は制御分配ユニット（ＣＤＵ）制御器１６８からの６ビツト符号に 応動して、制御メツセージを記憶した先着順バッファの読み出し制御回路に関連 したＡＮＤゲ・−トに論理“′１″を与える。この例では先着順バッファ１６０ は制御メツセージを記憶している。

従って、６４者択一デコーダ１６９に送信された６ピツト符号は先着順バッファ １６０に関連したＡＮＤゲート１７０を規定する。この６ビツト符号に応動シテ 、６４者択−ノ７”Ｄ−タ１６９ばＡ　、Ｎ　Ｄゲート１７０に対して論理゛１ “を送信する。さらに制御分配ユニット制御器１６８はＡＮＤゲート１７ｏの池 の人力に対して２メガヘルツの周゛波数で一連のパルスを送出する。

曲の制御回路でも、これに対応するＡＮＤケートに対して一連の２メカヘルツの パルスが送信されることに注意していただきたい。ＡＮＤゲート１７０はデコー ダ１６９から論理゛１゛を受信しているから、先着順バッファ１６０の読み出し 制御端子几に対して、Ａ：＝ｌＤゲート１７０によって２メガヘルツのパルスが 送出される。これらのパルスの各々に応動して、制御ワードが先着順バッファ１ ６０から読み出され、バス１７６（４５） を経由してＣＤＵ制御器１６８に送信される。ＣＤＵ制御器１６８がバス１７６ から受信された情報に終了文字を検出したときには、これは２メガヘルツのパル スの送出を終了する。ＣＤＵ制御器１６８は受信先着順バッファ、例えば１６０ および１６１から読み出された各制御ワードを記憶するのに利用される記憶回路 を含んでいる。完全な制御メツセージが受信されて記憶されたときに、ＣＤＵ制 御器１６８はその制御メツセージの宛先部分を読み、制御メツセージが中央制御 ６０に伝送されるべきものであるかあるいは制御ユニット、例えば１７および１ ８の内の１つに伝送されるべきものであるかを判定する。制御メツセージの宛先 部によって、制御部５０宛てであることが判定されると、制御分配ユニット制御 器１６８はその内部記憶から制御メツセージを読み取り、その制御メツセージを 通信路ろ２を経由して中央制御５０に送信する。その代りに、宛先部によって制 御ユニットが指定されたときには、制御分配ユニット制御器１６８は、指定さね た制御ユニットに関連した特定の受信制御タイムスロットを計算する。その特定 の受信制御タイムスロットは、制御分配ユニット制御器１６８からの中に記憶さ れた翻訳テーブルから決定される。

この実施例における制御分配ユニット３１は、第２の復政個の先着１［バッファ を含んでおり、その内で牙（４６） ７図には先着順バッファ１７１および１７２が含捷れている。先着順バッファ１ ７１および１７２は出力レジスタ１７ろおよび１７４のそれぞれに関連している 。

各々の先着順バッファとそれに関連した出力レジスタは時分割多重スイッチ１０ の各々の制御メツセージによって規定される宛先に関連した受信制御タイムスロ ットで、制御ワードを送信するのに利用される。ここで述べている例では、先着 順バッファ１６０から制御分配ユニット１６８に対して転送される制御メツセー ジはタイムスロット６２（ＴＳ６２）を受信制御タイムスロットとして用いるモ ジュールを宛先としている。

制御分配ユニットは６４者択一デコーダ１６ｑＨ−て対して先着順バッファ１７ １に関連した制御回路１８６を一義的に規定する６ビツト符号を送出する。６４ 者択一デコーダ１６９によって発生された論理１１１．１１はＡＮＤケート１７ ５に与えられ、ヤの出力端子は先着順バッファ１７１の書き込み制御端子〜ｖｌ 、ζ接読されている。さらにＣＩ）Ｌ＋制御器１６８は制御メツセージの各々の 制御ワードを読み出しはじンテ）、それをすべての先着順バッファ、例えば１７ １および１７２に共通に漱続されたバス１／６に与える。各制御ワードの先着順 バッファへの送信と小質的に１ａＪ時（で１．制御分配ユニット制御器１６８は 、論理”　ｉ　”のパルスを、〜Ｎ　ＩＴＩケート１７５と池の制御回路の各々 の等価なＡ　Ｎ　１．１ヶート（４７） に対して送出する。ＡＮＤゲート１７５は６４者択一デコーダ１６９から論理Ｉ Ｉ　Ｉ　ＩＩを受信するから、それだけが制御分配ユニット制御器１６８からの 論理“１°”のパルスを、それに接続された先着順バッファ１７１の端子Ｗに対 して通過させる。その書き込み制御端子Ｗに受信された各々の論理゛１”のパル スに応動して、先着順バッファ１７１はバス１７６上のｉ！ｉ制御ワードをその 人力記憶セルに書き込む。前述したように、このような制御ワードはバッファの 出力記憶位置に伝搬する。先着順バッファ１７１の読み出し制御端子几はタイミ ング回路１５５に接続されて、それが信号’Ｇｌを受信するようになっている。

従って、各々の１６、のタイムスロットの間に先着順バッファ１７１の最後の記 ］意位置の制御ワードは出力レジスタ１７ろに対して送出される。

ＣＤＵ制御器１６８は丑だ制御メツセージの伝送機能の開始時点で、フリップフ ロップ１７７のセット入力端子に対して開始信号を送出する。フリップフロップ １７７の論理“１°”の出力はＡ　Ｎ　Ｔｌゲート１７８に与えられ、その出力 は出力レジスタ１７３のゲート制御端子に接続されている。さらにＡＮＤゲート １７８はその人力として信号１．を受信する。従って、フリップフロップ１７７ がセットされたあとでは、各々の信号１６２に応動して、論理゛′１°゛のパル スが出力レジスタ１７３に与えられる。出力レジスタ１７５に送出される各々の 制御ワードは’６２パルスに応動してタイムスロットＴＳ６２の間にＣＤＵ出力 回路１７９に送信される。フリップフロップ１７７がセラ１〜される前は、ＣＤ Ｕ出力回路１７９には信号はゲートされない。

先着順バッファ１７１から読み出された各制御ワードはまた終了比較回路１８０ く人力に与えられるが、これは丑だ終了比較回路１６５と本質的に同等になって いる。先着順バッファ１７１から出力レジスタ１７３に送信されている文字が終 了文字であることを終了比較回路１８０が検出したときには、これは論理“１“ のパルスを発生し、これは遅延回路１８１を通してフリップフロップ１７７のリ セット端子に伝送される。

遅延回路１８１は１タイムスロット以上の時間の間終了比較回路からの論理“１ °°のパルスを遅延させる。

この方法によって、終了文字の伝送のあとでは、それ以上の１６２信号が出力レ ジスタ１７６に伝送されるのを禁止するために、フリップフロップ１７７がリセ ットされる。

ＣＤＵ出力回路１７９は２５６個のフ（カポートと１藺の出力ポートとを有する マルチプレクサである。入力ポートの内の始めの６２個は各々タイムスロット出 力レジスタ、例えば１７３および１７４２）　’１つと一義的に関連し５てい、 ク　タイミング回路１５５からのタイムスロット計数信号に応動して、制御分配 ユニット出力回路１７９は出力レジスタ、例えば１７６および１７４からの制御 ワードをその出力ポートに送出する。出力ポートは次にリンクインタフェース回 路１５２に接続されており、これは前述したように、それによって受信された制 御ワードを時分割多重スイッチユニット１０に送信するように動作する。

中央制御３０はまた制御ユニット、例えば１７および１８に送信するべき制御メ ツセージを発生する。中央制御３０によって発生され多者々の制御メツセージは 制御メツセージを受信するべき特定の制御ユニットを示す宛先部を含んでいる。

制御メツセージは中央制御６０から通信路ろ２を経由して制御分配ユニット制御 器１６８に伝送される。制御分配ユニット制御器１６８は中央制御３０から受信 された各制御メツセージを記憶し、先に述べたように各々の宛先部を読み取って 、その制御メツセージの宛先である制御ユニットを１′４」定する。制御分配ユ ニット制御器１６８はこれが先着順バッファ１６０および１６１から受信された 制御メツセージを送信するのと同一の方法で、中央制御３０からの制御メツセー ジを送出する。中央制御３０は本質的に同一の方法で通信路３２′を経由して制 御分配ユニット３１°と通信するー Ｆ／に、　２ Σｇ ７／７　担

Claims (1)

1. 【特許請求の範囲】 １　現用の交換ネットワークと予備の交換ネットワークと分散制御装置を持つ通 信システムにおいて、現用の交換ネットワークおよび予備の交換ネットワークと の間で相互に制御信号を伝送する手段と、現用の交換ネットワークとの間でデー タおよび制御信号を伝送し、予備の交換ネットワークとの間で制御信号の内の所 定のものを伝送するインタフェース手段と、 を含む制御装置によって、現用の交換ネットワークの故障によって分散制御装置 の間で通信ができなくなることを防止することを特徴とする通信システム。 ２　システムの人力ポートと出力ポートとの間で通信路を完成するための第１お よび第２のスイッチ手段と、 加入者が発生した情報を表わすデータワードを送信し、また該インタフェースモ ジュールを規定するアドレス部を含む制御メツセージを送信するために該第１お よび第２のスイッチ手段の予め定められた出力ポートに接続され、また各々が加 入者が発生した情報を表わすデータワードを受信し、また制御メツセージを受信 するため各々が該第１および第２のスイッチ手段の所定の入力ポートに接続され た複数個のインタフェースモジュールと、 該インタフェースモジュールの１つを規定するアドレス部を含む制御メツセージ を送信するために該第１および第２のスイッチ手段の各々の（カポートに接続さ れ、また制御メツセージを受信するために該第１および第２のスイッチ手段の各 々の出力ポートに接続された制御分配ユニットと、 該第１のスイッチ手段が加入者が発生した情報を少くとも該インタフェースモジ ュールの２つの間で伝送し、また該インタフェースモジュールと該制御分配手段 の間で制御メツセージを伝送し、該第２のスイッチ手段もまた該インタフェース モジュールの１つと該制御分配手段の間で制御メツセージを伝送するように該複 数個のインタフェースモジュールと該第１および第２のスイッチ手段を制御する 手段と、 を含む通信システム。 ３　請求の範囲第２項に記載の通信システムにおいて、 該制御分配手段はさらに、該第１のスイッチ手段から受信された各制御メツセー ジをその制御メツセージのアドレス部によって定義されるインタフェースモジュ ールに関連したチャネルを通して該第１のスイッチ手段の該１つの人力ボートに 送信する手段と、該第２のスイッチ手段から受信された制御メツセージをその制 御メツセージのアドレス部によって規定されるインタフエースモジュールに関連 したチャネルを通し、て該第２のスイッチ手段の該１つのにカポートに送信する 手段とを含み、 該第１のスイッチ手段はさらに力えられたチャネルを通して該制御分配手段から 受信された各制御メツセージを、その与えられたチャネルに関連したインタフェ ースモジュールに接続された該第１のスイッチ手段の該出力ポートの１つに伝送 する手段を含み、また、該第２のスイッチ手段はさらに与えられたチャネルを通 して該制御分配手段から受信された各制御メツセージを、その与えられたチャネ ルに関連したインタフェースモジュールに接続された該第２のスイッチ手段の該 出力ポートの１つに伝送する手段を含むことを特徴とする通信方式。 ４　請求の範囲オ６項に記載の通信方式において、該制御手段はさらに該交換シ ステムを制御する中央制御を富み、 該複数１固のインタフェースモジュールの各々ハサラに該中央制御を指定するア ドレス部を含む制御メツセージを送信する手段を含み、該制御分配手段はさらに 該中央制御を指定するアドレス部を含む制御メツセージを該中央制餌に対して送 信する手段を含むことを特徴とする通信方式− ５請求の範囲第４項に記載の通信方式において、該中央制御は該インタフェース モジュールの１つを規定するアドレス部を含む制御メ゛ノセージを発生する手段 と、該制御メツセージを該制御分配手段に送信するだめの手段と、を含むことを 特徴とする通イ言方式。 （１）