JPS5848941A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPS5848941A JPS5848941A JP14809381A JP14809381A JPS5848941A JP S5848941 A JPS5848941 A JP S5848941A JP 14809381 A JP14809381 A JP 14809381A JP 14809381 A JP14809381 A JP 14809381A JP S5848941 A JPS5848941 A JP S5848941A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polyacetylene
- film
- additive
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置とその製造方法、特に新規な配線構
造を設けた半導体装置とその製造方法に関する。
造を設けた半導体装置とその製造方法に関する。
集積回路（ＩＣ）などの半導体装置はＬＳＩ、ＶＬＳＩ
と大規模に集積化されており、その素子表面に形成する
配線層も今後は８層、５層と益々多層化する傾向にある
。ところで、従来の配線構造は、例えば２層配線では第
１図にその立体構造図を示しているように半導体基板１
上に酸化シリコン（ｓｉｏ、）膜２を介して、多結晶シ
リコン（Ｓｉ）層８からなる導電層を化学気相成長（Ｏ
ＶＤ）法で被着してパターンニングし、その上に同じく
ＣＶＤ法により燐けい酸ガラス（Ｐ２Ｏ）膜４を被着し
、更にその上にアルミニウム（１’ ）配線層５を蒸着
法で被着してパターンニングする方式が一般に採られて
ψる。又多結晶Ｓｉ層８に代り、Ａｌ配線層を２層にす
る方式もあるが、何れにしてもこのような従来の配線構
造は、図示のようにパターンニングによって凹凸部分が
生じ、凹凸部側面で４電層が断線したり、又絶縁層かう
すく形成されて短絡する心配があり、Ｖ層数が増えるに
従って、その危険は増大する。しかも、凹凸が激しいと
、リングラフィ技術によるパターンニング精度は悪くな
って、微細パターンが形成し能くなる問題もあり、従来
より自回の断線対策（例えば配線層側面をテーパー状と
する）がなされて、今日に到っているが、今後史に多層
とする場合には、更に新たな対応策を必要とする。
と大規模に集積化されており、その素子表面に形成する
配線層も今後は８層、５層と益々多層化する傾向にある
。ところで、従来の配線構造は、例えば２層配線では第
１図にその立体構造図を示しているように半導体基板１
上に酸化シリコン（ｓｉｏ、）膜２を介して、多結晶シ
リコン（Ｓｉ）層８からなる導電層を化学気相成長（Ｏ
ＶＤ）法で被着してパターンニングし、その上に同じく
ＣＶＤ法により燐けい酸ガラス（Ｐ２Ｏ）膜４を被着し
、更にその上にアルミニウム（１’ ）配線層５を蒸着
法で被着してパターンニングする方式が一般に採られて
ψる。又多結晶Ｓｉ層８に代り、Ａｌ配線層を２層にす
る方式もあるが、何れにしてもこのような従来の配線構
造は、図示のようにパターンニングによって凹凸部分が
生じ、凹凸部側面で４電層が断線したり、又絶縁層かう
すく形成されて短絡する心配があり、Ｖ層数が増えるに
従って、その危険は増大する。しかも、凹凸が激しいと
、リングラフィ技術によるパターンニング精度は悪くな
って、微細パターンが形成し能くなる問題もあり、従来
より自回の断線対策（例えば配線層側面をテーパー状と
する）がなされて、今日に到っているが、今後史に多層
とする場合には、更に新たな対応策を必要とする。
本発明はこのような問題点を基本的に解決させることを
目的として、その特徴は導電型不純物を含まない（ノン
ドープ； ｎｏｎ ｄｏｐｅｄ）ポリアセチレン（ｐｏ
ｌｙ ａｃｅｔｙｌｅｎｅ 墨（ＯＲ）Ｘ ） 膜から
なる絶縁層と４電型不純物を含んだ（ドープした；ｄｏ
ｐｅｄ ）ポリアセチレン膜からなる＊ｖ１層とを釉層
した配線構造が設けられた半導体装置とその製造方法を
提案するもので、以下実施例によって詳細に説明する。
目的として、その特徴は導電型不純物を含まない（ノン
ドープ； ｎｏｎ ｄｏｐｅｄ）ポリアセチレン（ｐｏ
ｌｙ ａｃｅｔｙｌｅｎｅ 墨（ＯＲ）Ｘ ） 膜から
なる絶縁層と４電型不純物を含んだ（ドープした；ｄｏ
ｐｅｄ ）ポリアセチレン膜からなる＊ｖ１層とを釉層
した配線構造が設けられた半導体装置とその製造方法を
提案するもので、以下実施例によって詳細に説明する。
ポリアセチレンはＳｌや５ｉｏ２．ガラスなどの基板を
チーグラー・ナツタ触媒でぬらした俵、アセチレンガス
雰囲気に曝すと、アセチレンが重合して、基板上にフィ
ルム状に成長し、その処理時間により膜厚が調整され、
０．１μｍ〜０．５μｍ程度の膜厚を容易に形成するこ
とができる。また、ポリアセチレンは半導体としての性
質をもち、塩素（ＣＪ２）、臭素（Ｂｒ、）、沃素（工
２）をけじめとして、三弗化砒素（Ａ、Ｆ、）などの弗
素化合物、塩化沃素（Ｉｃｌ）などの沃素化合物、その
他硼素化合物、硫酸（Ｈ２ＳＯ，）、硝酸（ＨＮＯ３）
などを含有すればＰ型半導体として働き、又リチウム（
Ｌｉ）、ナトリウム（Ｎａ ） 、カリウム（Ｋ）を含
有してＮ型半導体となることが知られている。しかもノ
ンドープのポリアセチレンは電気伝導度１０−’／Ω１
の絶縁体であるが、ドープしたポリアセチレンは金属的
となり、電気伝導度は例えばｃｉｓ（ＯＨ（Ａ、Ｆ５）
。、。６４）８の組成の場合には１０３／Ω１以上（電
気抵抗０．００１０１以下）となる。そして、低温度（
−７０℃）で成長してシス（ｃｉｓ）型ボリア七チレ／
が形成され、高温度（２００℃）で熱処理すればトラン
ス（Ｔｒａｎｓ）型に変化するが、何れもドープすれば
電気伝導度が改善されて導電体となり、しかも低温処理
のため半導体基板に欠陥を発生させることが少なくなる
利点もある。
チーグラー・ナツタ触媒でぬらした俵、アセチレンガス
雰囲気に曝すと、アセチレンが重合して、基板上にフィ
ルム状に成長し、その処理時間により膜厚が調整され、
０．１μｍ〜０．５μｍ程度の膜厚を容易に形成するこ
とができる。また、ポリアセチレンは半導体としての性
質をもち、塩素（ＣＪ２）、臭素（Ｂｒ、）、沃素（工
２）をけじめとして、三弗化砒素（Ａ、Ｆ、）などの弗
素化合物、塩化沃素（Ｉｃｌ）などの沃素化合物、その
他硼素化合物、硫酸（Ｈ２ＳＯ，）、硝酸（ＨＮＯ３）
などを含有すればＰ型半導体として働き、又リチウム（
Ｌｉ）、ナトリウム（Ｎａ ） 、カリウム（Ｋ）を含
有してＮ型半導体となることが知られている。しかもノ
ンドープのポリアセチレンは電気伝導度１０−’／Ω１
の絶縁体であるが、ドープしたポリアセチレンは金属的
となり、電気伝導度は例えばｃｉｓ（ＯＨ（Ａ、Ｆ５）
。、。６４）８の組成の場合には１０３／Ω１以上（電
気抵抗０．００１０１以下）となる。そして、低温度（
−７０℃）で成長してシス（ｃｉｓ）型ボリア七チレ／
が形成され、高温度（２００℃）で熱処理すればトラン
ス（Ｔｒａｎｓ）型に変化するが、何れもドープすれば
電気伝導度が改善されて導電体となり、しかも低温処理
のため半導体基板に欠陥を発生させることが少なくなる
利点もある。
本発明はこのようなポリアセチレン膜を半導体基板上に
多層にル成するもので、第２図に一実１積例′の立体構
造図を示している。第２図は前記した第１図と同形の２
層配暇構造であり、半導体基板ｌ上のＳ ＩＱ ｚ膜２
に第１層のノンドープドポリアセチレン膜Ｕを成長し、
その第１層に例えばＰ型不純物であるＡ、Ｆ、を含有さ
せたポリアセチレン膜からなる導電層１１０を選択的に
形成し、次は第２層のノンドープのポリアセチレン［１
２を成長し、更にその上に第３層のノンドープのポリア
セチレン１ｔａを成長し、その第８層に前記と同じ＜Ａ
、Ｆ。
多層にル成するもので、第２図に一実１積例′の立体構
造図を示している。第２図は前記した第１図と同形の２
層配暇構造であり、半導体基板ｌ上のＳ ＩＱ ｚ膜２
に第１層のノンドープドポリアセチレン膜Ｕを成長し、
その第１層に例えばＰ型不純物であるＡ、Ｆ、を含有さ
せたポリアセチレン膜からなる導電層１１０を選択的に
形成し、次は第２層のノンドープのポリアセチレン［１
２を成長し、更にその上に第３層のノンドープのポリア
セチレン１ｔａを成長し、その第８層に前記と同じ＜Ａ
、Ｆ。
を含有させたポリアセチレン膜からなる導電層氏Ｃを形
成している。この様にして、膜厚数１００゜人のポリア
セチレン族を成長し、選択的にその内部に導電層を形成
させると、図示のように凹凸部分は形成されず、配＃層
の断線又は短絡の恐れがなくなるために、配線層の信頼
性は画刻的に向上する。
成している。この様にして、膜厚数１００゜人のポリア
セチレン族を成長し、選択的にその内部に導電層を形成
させると、図示のように凹凸部分は形成されず、配＃層
の断線又は短絡の恐れがなくなるために、配線層の信頼
性は画刻的に向上する。
次に、その製造方法を説明すると、第８図ないし第５図
は一実唾例の工程順断面図である。先づ第３図に示すよ
うに半導体基板１上の５１ｏ２膜２に前記しなチーグラ
ー・ナツタ触媒を塗布した後低温度で、アセチレンガス
に触れさせて、５ｉｏ２膜上に約５００ＯＡのシス型ボ
リア七チレン膜１１を成長させる。成長後、チーグラー
・ナツタは有機溶剤で溶解除去するが、ポリアセチレン
膜１１はいがなる溶剤にも不溶であり、又ポリアセチレ
ン膜１１は三次元的に繊維がからみ合った構造であるか
らその間に存在するチーグラー・ナツタの除去は容易で
ある。
は一実唾例の工程順断面図である。先づ第３図に示すよ
うに半導体基板１上の５１ｏ２膜２に前記しなチーグラ
ー・ナツタ触媒を塗布した後低温度で、アセチレンガス
に触れさせて、５ｉｏ２膜上に約５００ＯＡのシス型ボ
リア七チレン膜１１を成長させる。成長後、チーグラー
・ナツタは有機溶剤で溶解除去するが、ポリアセチレン
膜１１はいがなる溶剤にも不溶であり、又ポリアセチレ
ン膜１１は三次元的に繊維がからみ合った構造であるか
らその間に存在するチーグラー・ナツタの除去は容易で
ある。
次いで、第４図に示すようにその上面にレジス。
ト膜１４をパターンニングして、導１領域とする部分の
みポリアセチレン膜Ｕを露出させ、その上かうＡ、Ｆ、
イオン注入し、絶縁性のポリアセチレン族Ｈの一部を導
電体１１Ｑとする、注入電圧は２００ＫｅＶで、その濃
度は１０モル％以上とする。次いでレジスト膜Ｕを有機
溶剤で溶解除去した後、第５図に示すように前記のぎり
アセチレン膜１１と同様に第２層のノンドープドポリア
セチレン膜しを成長させる。このようにして、順次にノ
ンドープドホ゛リア七チレン膜を積層し、選択的に導を
層を形成する。そうすれば、形成された４電配線層は約
１０３／ｎｏ＋となる。この値は高濃度にドープした多
結晶シリコンの磁気伝導度と同程度である上記実ｊ油例
の製造方法はイオン注入法で導電型不純物を注入して導
′−性配線とする方法であるが、その他にエレクトロケ
ミカルドーピング法あるいは拡散法でも導電層を形成す
ることができる。
みポリアセチレン膜Ｕを露出させ、その上かうＡ、Ｆ、
イオン注入し、絶縁性のポリアセチレン族Ｈの一部を導
電体１１Ｑとする、注入電圧は２００ＫｅＶで、その濃
度は１０モル％以上とする。次いでレジスト膜Ｕを有機
溶剤で溶解除去した後、第５図に示すように前記のぎり
アセチレン膜１１と同様に第２層のノンドープドポリア
セチレン膜しを成長させる。このようにして、順次にノ
ンドープドホ゛リア七チレン膜を積層し、選択的に導を
層を形成する。そうすれば、形成された４電配線層は約
１０３／ｎｏ＋となる。この値は高濃度にドープした多
結晶シリコンの磁気伝導度と同程度である上記実ｊ油例
の製造方法はイオン注入法で導電型不純物を注入して導
′−性配線とする方法であるが、その他にエレクトロケ
ミカルドーピング法あるいは拡散法でも導電層を形成す
ることができる。
以上の説明から明らかなように、本発明は常に表面が平
坦化される多層配線構造をもった半導体装置とその製造
方法であり、高度に集積化された半導体装置の（ＩＮ性
向上に極めて貢献するものである。
坦化される多層配線構造をもった半導体装置とその製造
方法であり、高度に集積化された半導体装置の（ＩＮ性
向上に極めて貢献するものである。
尚、上記説明で導電型不純物を含まないノンドープのポ
リアセチレン膜とは、Ｐ型とＮ型とが相殺された場合を
も含むものである。
リアセチレン膜とは、Ｐ型とＮ型とが相殺された場合を
も含むものである。
第１図は従来の多層配線をもった半導体装置の立体構造
図、第２図は本発明にか−る多層配線をもった半導体装
置の立体構造図、第８図ないし第５図はその製造工程Ｌ
ｔＵｉ図である。図中、１は半導体基板、２はｓｈｏ□
股、１１ 、１２ 、１３はボ１）アセチレン膜からな
る絶縁層、１１０，１３０はポリアセチレン膜カラなる
導”ｉｄ Ｊ＋ｊ、１４はレジスト膜を示す。 第 １ 図 第２１２１ ３ 第３図 １ 第４ｒＸＩ 第５ｒｑ
図、第２図は本発明にか−る多層配線をもった半導体装
置の立体構造図、第８図ないし第５図はその製造工程Ｌ
ｔＵｉ図である。図中、１は半導体基板、２はｓｈｏ□
股、１１ 、１２ 、１３はボ１）アセチレン膜からな
る絶縁層、１１０，１３０はポリアセチレン膜カラなる
導”ｉｄ Ｊ＋ｊ、１４はレジスト膜を示す。 第 １ 図 第２１２１ ３ 第３図 １ 第４ｒＸＩ 第５ｒｑ
Claims (2)
- （１） ＆ｌＪアセチレン膜の選択的に不純物が導入
された第１の領域と、該第１の領域上に設けられた絶縁
物層と、該絶縁物層上に設けられたポリアセチレン展の
選択的に不純物が導入され、該第１の領域と交差する第
２の領域を有することを特徴とする半導体装置。 - （２）半導体基板上に１４型不純物を含まないポリアセ
チレンの絶縁層を形成し、その上面に所要のマスクパタ
ーンをｍａｌｌＬ、ＩＩ出したポリアセチレン展に導電
型不純物を導入して導電層とし、以下同様同様にして多
層に配騙層を積層する工程が含まれることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14809381A JPS5848941A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14809381A JPS5848941A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848941A true JPS5848941A (ja) | 1983-03-23 |
Family
ID=15445076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14809381A Pending JPS5848941A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848941A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148149A (ja) * | 1984-01-13 | 1985-08-05 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPS63153801A (ja) * | 1986-12-17 | 1988-06-27 | 株式会社タムラ製作所 | 混成集積回路基板 |
| WO1988010008A1 (en) * | 1987-06-12 | 1988-12-15 | Massachusetts Institute Of Technology | Fabrication of interlayer conductive paths in integrated circuits |
| US5962341A (en) * | 1996-09-09 | 1999-10-05 | Nec Corporation | Semiconductor device and manufacturing method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130161A (en) * | 1979-03-30 | 1980-10-08 | Showa Denko Kk | Fabricating method of p-n hetero junction element |
-
1981
- 1981-09-18 JP JP14809381A patent/JPS5848941A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130161A (en) * | 1979-03-30 | 1980-10-08 | Showa Denko Kk | Fabricating method of p-n hetero junction element |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148149A (ja) * | 1984-01-13 | 1985-08-05 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH0231494B2 (ja) * | 1984-01-13 | 1990-07-13 | Nippon Electric Co | |
| JPS63153801A (ja) * | 1986-12-17 | 1988-06-27 | 株式会社タムラ製作所 | 混成集積回路基板 |
| JPH06103641B2 (ja) * | 1986-12-17 | 1994-12-14 | 株式会社タムラ製作所 | 混成集積回路基板 |
| WO1988010008A1 (en) * | 1987-06-12 | 1988-12-15 | Massachusetts Institute Of Technology | Fabrication of interlayer conductive paths in integrated circuits |
| US4843034A (en) * | 1987-06-12 | 1989-06-27 | Massachusetts Institute Of Technology | Fabrication of interlayer conductive paths in integrated circuits |
| US5962341A (en) * | 1996-09-09 | 1999-10-05 | Nec Corporation | Semiconductor device and manufacturing method therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2761685B2 (ja) | 半導体装置の製造方法 | |
| US5479054A (en) | Semiconductor device with improved planarization properties | |
| JPH01138734A (ja) | 複導電体層を有する半導体装置およびその製造方法 | |
| JPS59132136A (ja) | 半導体装置の製造方法 | |
| US4761677A (en) | Semiconductor device having new conductive interconnection structure and method for manufacturing the same | |
| US3925572A (en) | Multilevel conductor structure and method | |
| US4349395A (en) | Method for producing MOS semiconductor device | |
| US3849270A (en) | Process of manufacturing semiconductor devices | |
| US6316339B1 (en) | Semiconductor device and production method thereof | |
| JPS5848941A (ja) | 半導体装置とその製造方法 | |
| US4700459A (en) | Method of manufacturing a semiconductor device with overlapping strip electrodes | |
| JPS63291436A (ja) | 半導体装置の製造方法 | |
| JPS5812370A (ja) | 高分子半導体素子 | |
| JPS5759359A (en) | Manufacture of semiconductor device | |
| JPS5842254A (ja) | 半導体装置の製造方法 | |
| JPS5848942A (ja) | 半導体装置とその製造方法 | |
| JP2825374B2 (ja) | 超電導素子 | |
| JPS5848940A (ja) | 半導体装置の製造方法 | |
| JP3021711B2 (ja) | 半導体集積回路の製造方法 | |
| JPS58216442A (ja) | アルミニウム配線の形成方法 | |
| JPH0373137B2 (ja) | ||
| JPH0456222A (ja) | 半導体装置の製造方法 | |
| JPH0594961A (ja) | 超伝導配線の製造方法 | |
| JPS59186365A (ja) | 半導体装置およびその製造方法 | |
| JPS63133574A (ja) | Ｍｏｓ型半導体装置の製造方法 |